一种获得大面积铁电薄膜晶体管阵列制备工艺的方法
【技术领域】
[0001]本发明涉及大面积铁电薄膜晶体管阵列的研究方法，尤其是涉及用于液晶显示器和用于高密度非挥发存储器的大面积晶体管阵列的研究方法。
【背景技术】
[0002]铁电薄膜晶体管是利用铁电薄膜材料替代传统的绝缘层材料作为栅介质的一种新型薄膜晶体管。由于铁电薄膜具有非易失特性，因此铁电薄膜晶体管不仅可作为开关器件应用于液晶显示，也可作为逻辑单元应用于非挥发存储器。铁电薄膜晶体管具有非破坏性读写和超快响应等优点，是一种非常有前景的新型电子器件。随着半导体行业的发展进步，对电子器件集成度的要求越来越高，同时还需要不断节约生产原料、控制成本和提高效率，因此所需的芯片面积也随之增加。显然，铁电薄膜晶体管的大面积阵列制备技术成为决定其未来发展的关键，它将直接决定着产品的可靠性和稳定性。要得到性能满足要求且一致性好的大面积铁电薄膜晶体管阵列及其制备技术，首先需要在大面积基片上进行铁电薄膜晶体管阵列制备的大量实验摸索和优化。电极是铁电薄膜晶体管的重要组成部分。目前电子器件电极制备手段主要有两种，一种是掩膜光刻手段，另一种是掩膜溅射手段。在铁电薄膜晶体管阵列电极的制备过程中，由于铁电材料元素较多导致目前铁电薄膜的光刻工艺尚不成熟，应用于铁电器件制备还存在一定困难；而且利用掩膜光刻手段制备电极的工序复杂、成本高。工艺相对简单和成本低的掩膜溅射制备电极的方法，比较适合用在小面积铁电薄膜及器件的实验中，应用在大面积铁电薄膜及器件的时候容易导致单元串扰现象。另一方面，用于制备大面积铁电薄膜及其器件的大面积基片通常比较昂贵，而且直径大于5英寸的铁电薄膜及其器件用基片主要依赖进口，导致实验成本很高。铁电薄膜晶体管阵列面积越大，上述问题越突出。因此，特别需要开发一种简单易行、效率高、实验成本低的方法来获得大面积铁电薄膜晶体管阵列制备工艺，进而指导大面积铁电薄膜晶体管阵列器件的制备。
【发明内容】
[0003]本发明针对现有的大面积铁电薄膜晶体管阵列研究中存在的问题，提供一种简单易行、效率高、实验成本低的获得大面积铁电薄膜晶体管阵列制备工艺的方法。
[0004]具体的技术方案。
[0005]—种获得大面积铁电薄膜晶体管阵列制备工艺的方法，所述该方法包括以下步骤:(1)将小面积基片放在大面积基片架的镂空方格基片位上；(2)在基片背面放置一块与基片架相同尺寸的硅晶圆片挡板；(3)采用物理气相沉积方法在基片上依次制备铁电薄膜绝缘层和氧化物半导体薄膜沟道层；(4)采用物理气相沉积方法结合掩膜技术在沟道层之上制备源极和漏极，形成大面积铁电薄膜晶体管阵列；(5)对大面积铁电薄膜晶体管阵列的性能进行测试，根据晶体管单元性能以及阵列性能的一致性，优化大面积铁电薄膜晶体管阵列制备过程中的工艺参数，得到性能满足要求且一致性好的铁电薄膜晶体管阵列及其制备工艺。
[0006]所述大面积基片架外形为圆形，其直径为2英寸?8英寸。基片架材料为耐高温耐氧化的合金，在500 °C? 1000 °C高温环境下不发生形变和氧化。基片架内有m(l ^ m ^ 22)行、/7(1 ^ n( 22)列镂空方格基片位，其尺寸为5~10 mmX 5-10 mm。
[0007]所述小面积基片材料为Pt/Ti/Si02/Si或者重掺杂的Si或LaA103S LaN1 JSrTi03S SrRuO 3/SrTi03*的一种，具有良好的导电性。
[0008]所述铁电薄膜绝缘层材料为Bi4Ti3012、SrBi2Ta209、PbTi03、BaTi03或 BiFeO 3中的一种，或者为La、Nd、Ce、Sr、Zr、Mn、W、Na中的一种或多种掺杂的上述铁电薄膜中的任意一种。
[0009]所述的氧化物半导体薄膜沟道层材料为ZnO、Sn02S In 203中的一种，或者为A1、L1、Sn、Sb、Ga的一种或多种掺杂上述半导体薄膜中的任意一种。
[0010]所述的源极和漏极材料为？1六11、(:1138、&或11金属层，或者为以上金属中的两种或两种以上组成的复合金属层，或者为LaNi03、SrRu03S 1抑2中的任意一种。
[0011]所述性能满足要求是指晶体管阵列各单元阈值电压均小于2.5 V，沟道迀移率均大于1.5 cm2/Vs，存储窗口值均大于3.5 V，电流开关比均大于103。
[0012]所述一致性好是指晶体管阵列各单元阈值电压、沟道迀移率、存储窗口、电流开关比等性能参数的归一化数值偏差在±10%以内。
[0013]本发明的有益效果。
[0014]本发明采用多基片位的大面积基片架，通过若干小面积基片组合、结合物理气相沉积法和掩膜技术来制备大面积铁电薄膜晶体管阵列。一方面，不需要对样品进行光刻处理，降低了实验难度；另一方面，避免了大面积掩膜溅射导致的单元串扰问题。同时，该技术方案不需要直接使用昂贵的大面积铁电薄膜及其器件用基片，节约了实验成本。此外，该套技术方案简单易行、效率高。
【附图说明】
[0015]图1为本发明所述大面积基片架。
[0016]图2为实施例1、实施例3中小面积基片在大面积基片架上的分布方式示意图。
[0017]图3为实施例1中铁电薄膜晶体管单元的输出特性曲线。
[0018]图4为实施例1中铁电薄膜晶体管单元的转移特性曲线。
[0019]图5为实施例1中Pt/Ti/Si02/Si基5英寸大面积铁电薄膜晶体管阵列的归一化阈值电压。
[0020]图6为实施例1中Pt/Ti/Si02/Si基5英寸大面积铁电薄膜晶体管阵列的归一化沟道迀移率。图7为实施例1中Pt/Ti/Si02/Si基5英寸大面积铁电薄膜晶体管阵列的归一化存储窗口。
[0021]图8为实施例1中Pt/Ti/Si02/Si基5英寸大面积铁电薄膜晶体管阵列的归一化电流开关比。
[0022]图9为实施例2中小面积基片在大面积基片架上的分布方式示意图。
[0023]图10为实施例2中Pt/Ti/Si02/Si基2英寸大面积铁电薄膜晶体管阵列的归一化阈值电压。
[0024]图11为实施例2中Pt/Ti/Si02/Si基2英寸大面积铁电薄膜晶体管阵列的归一化沟道迀移率。
[0025]图12为实施例2中Pt/Ti/Si02/Si基2英寸大面积铁电薄膜晶体管阵列的归一化存储窗口。
[0026]图13为实施例2中Pt/Ti/Si02/Si基2英寸大面积铁电薄膜晶体管阵列的归一化电流开关比。
[0027]图14为实施例3中SrRu03/SrTi03S 5英寸大面积铁电薄膜晶体管阵列的归一化阈值电压。
[0028]图15为实施例3中SrRu03/SrTi03S 5英寸大面积铁电薄膜晶体管阵列的归一化沟道迀移率。
[0029]图16为实施例3中SrRu03/SrTi03S 5英寸大面积铁电薄膜晶体管阵列的归一化存储窗口。
[0030]图17为实施例3中SrRu03/SrTi03S 5英寸大面积铁电薄膜晶体管阵列的归一化电流开关比。
【具体实施方式】
[0031]以下实施例旨在说明本发明，而不是对本发明的进一步限定。
[0032]实施例1
本实施例是在Pt/Ti/Si02/Si基片上制备5英寸大面积Zn0/Bi3.15Ndas5Ti3012#电薄膜晶体管阵列。
[0033]首先，将6个尺寸为10 mmX 10 mm的小面积Pt/Ti/Si02/Si基片按照图2所示的分布情况放置于5英寸大面积基片架中，在基片架背面放置硅晶圆片挡板。大面积基片架所用材质为IncOnel600镍基合金，主要成分是73N1-15Cr-Ti，A1。然后，通过扫描式脉冲激光沉积方法依次制备大面积Bi3.15Nda S5Ti3012铁电薄膜