方法。
[0024]集成电路(IC)芯片中的特征尺寸的持续减小已经对用于在IC芯片上形成互连结构的光刻技术以及互连方案和结构本身的尺寸提出了更高要求。一般称为“节距(Pitch)”的概念可以用于描述特征连同与其紧邻的空间的尺寸。节距可以限定为在直线截面中重复图案的两个邻近特征中的相同点之间的距离，从而包括特征及与特征紧邻的相邻空间的最大宽度。
[0025]由于诸如光学器件和光或辐射波长的因素，光刻技术趋于具有最小节距，在该最小节距之下，特定光刻技术不能可靠地形成特征。因此，光刻技术的最小节距是使用光刻继续减小特征尺寸的障碍。此外，在大马士革形成导电线中，非常难以填充非常窄的沟槽，尤其是当由于电阻率需求这样的线的宽度已经经过常规节距减小技术(诸如，节距倍缩)而进行了减小时。沟槽填充材料的有效电阻率在这些尺度增大，并且此外，由于材料没有完全跨展沟槽宽度，因此可能在沟槽内在导电材料内形成空隙。这些空隙内在地降低了线条中导电材料的量。这些限制对IC芯片的操作的整体速度具有不利影响(S卩，信号传播延迟)。
[0026]以下参考附图1-7详细描述降低IC装置的信号传播延迟以及在亚光刻宽度形成超薄金属线的实施例。参考图1-5详细描述每个实施例共同的工艺步骤和结构，同时参考图6A-6C详细描述一个实施例，参考图6D详细描述另一实施例，参考图7A-7B详细描述另一实施例，并参考图7C详细描述另一实施例。
[0027]参考图1，在本发明的实施例中可以使用初始结构100。结构100可以包括在半导体衬底102之上形成的电介质层104。
[0028]半导体衬底102可以包括半导体材料、绝缘层、导电材料或其任意组合，包括多层的结构。因此，例如，半导体衬底102可以是诸如31、3166、31(:、6&48、11^、11^和其它111八或II/VI复合半导体的半导体材料。半导体衬底102还可以包括分层的衬底，诸如Si/SiGe、Si/SiC或绝缘体上半导体(SOI)。当半导体衬底102包含绝缘层时，绝缘层可以由有机绝缘体、无机绝缘体或包括多层的它们的组合来构成。
[0029]当半导体衬底102包括导电材料时，半导体衬底102可以包括，例如，多晶S1、单质金属、单质金属的合金、金属硅化物、金属氮化物以及它们的组合，包括多层。当半导体衬底102由半导体材料构成时，可以在其上制备诸如互补金属氧化物半导体(CMOS)装置的一个或多个半导体装置。为了清楚起见，在本申请的附图中未示出这一个或多个半导体装置。
[0030]电介质层104可以使用常规的沉积工艺来形成，包括但不限于使用分子束外延(MBE)、化学气相沉积(CVD)、等离子增强CVD(PECVD)、原子层沉积(ALD)、蒸发、物理气相沉积(PVD)、化学溶液沉积以及其它相似的沉积工艺来沉积电介质材料。在一个实施例中，可以使用毯式沉积工艺将电介质材料沉积在半导体衬底102上，并随后使用诸如化学机械平坦化(CMP)的常规工艺将其平坦化，以形成电介质层104。电介质层104可以由一层或多层电介质材料构成，这些层可以彼此直接接触，但并不总是必然如此。
[0031 ]在一个实施例中，电介质层104可以由低k电介质材料构成，所述低k电介质材料包括但不限于氧化物和/或硅酸盐。“低k”材料是相对于二氧化硅(Si02)(其介电常数为3.9，即，S12的电容率除以真空的电容率的比率)具有低的介电常数的电介质材料。可以用于形成电介质层104的合适的低k电介质材料的一些示例包括但不限于:S12;硅倍半氧烷(silsesqu1xanes);包括S1、C、0和H原子的掺杂C的氧化物(8卩，有机娃酸盐)；以及热固性聚亚芳基醚(polyarylene ethers)。在本申请中术语“聚亚芳基”用于表示由键、稠环或惰性链接基团(inert linking group)(诸如，氧、硫、砜、亚砜、羰基等)链接在一起的惰性取代的芳基部分或芳基部分。
[0032]在另一实施例中，电介质层104可以由具有2.7或更小的介电常数k的超低k电介质材料构成。电介质层104可以是多孔的或无孔的。电介质层104可以由包括但不限于有机聚合物、包含S1、C、0和H的低k PECVD膜、以及旋涂的有机硅酸盐玻璃的具有在2.7至2.0范围或更低的k值的材料构成。然而应当理解，可以使用具有超低k介电常数的其它材料。电介质层104还可以包括本领域已知的任意组合的电介质材料的多层。电介质层104可以具有从约I OOnm到约800nm范围的厚度。
[0033]现在参考图2，结构200示出在电介质层104中形成了一对开口202(下文中为“开口”)。开口 202可以通过在电介质层104的上表面上沉积光致抗蚀剂材料(未示出)来形成。光致抗蚀剂材料(未示出)可以通过光刻工艺图案化以提供光致抗蚀剂图案，之后经由一个或多个步骤刻蚀以形成开口 202。刻蚀工艺可以包括诸如反应离子刻蚀(RIE)、离子束刻蚀、或等离子体刻蚀的干法刻蚀工艺。可以在电介质层104被刻蚀形成了开口 202之后移除经图案化的光致抗蚀剂。开口 202可以具有从约30nm到约120nm范围的宽度(W2q2)。在一个实施例中，开口202可以具有约为在开口202的一个侧壁上形成的一组特征的总宽度(S卩，一对衬垫区中的一个的宽度、一对金属线中的一个的宽度以及一对扩散阻挡物中的一个的宽度(见图4-6))的约三倍的宽度(W202)。
[0034]现在参考图3，结构300示出在开口 202上以及电介质层104的水平上表面上形成共形衬垫层302。共形衬垫层302可以具有从约Inm到约30nm范围的厚度。共形衬垫层302可以由可以作为阻止导电材料从其扩散穿过的阻挡物的材料构成。这些材料的说明性示例包括难熔金属，诸如，T1、Ta、W、Ru、a Co或其氮化物(例如，TiN、TaN、WN、RuN以及CoN)。共形衬垫层302可以由本领域已知的沉积工艺来形成，包括但不限于CVD、PECVD、溅射、化学溶液沉积或镀。
[0035]现在参考图4，结构400示出共形衬垫层302(图3)从电介质层104的水平上表面和开口 202的底部定向移除以在每个开口 202的侧壁上形成一对衬垫区402(下文中称为“衬垫区”)。在一个实施例中，可以执行诸如RIE的各向异性刻蚀以从开口202的底部和电介质层104的水平上表面移除共形衬垫层302(图3)的一部分。各向异性刻蚀可以暴露半导体衬底102的上表面。衬垫区402可以具有从约Inm到约30nm范围的宽度。衬垫区402可以具有与电介质层104的上表面基本上共面的上表面。
[0036]现在参考图5，结构500示出在半导体衬底102上以及在每个开口 202中的衬垫区402的侧壁上形成了一对金属线或导体502(下文中称为“金属线”)。在一个实施例中，金属线502可以通过导电材料从衬垫区402的侧壁向外的主要横向的形成来选择性地形成