用于高hbm esd保护能力的横向二极管和垂直scr混合结构的制作方法
【专利说明】
【技术领域】
[0001 ]本发明涉及静电放电(ESD)保护电路，特别涉及集成有ESD保护二极管的可控硅整流器(SCR)结构。
【【背景技术】】
[0002]集成电路(IC)很容易因为静电放电(ESD)脉冲而受损并发生故障。ESD故障如果发生在工厂，就会降低产量。ESD故障也可能发生在用户触摸设备的时候。较小的设备如智能信用卡或银行卡内的安全芯片就特别容易发生ESD故障。由于信用卡都替换为使用集成电路(IC)芯片的智能卡了，使用目前的ESD技术将会发生许多ESD故障。
[0003]各种ESD保护结构都被放置在靠近IC的输入、输出或双向I/O引脚的地方。许多这些保护结构都使用无源元件，例如串联电阻、二极管、和厚氧化层晶体管。也有其它ESD结构使用有源晶体管以安全地分流ESD电流。
[0004]随着制造能力的提高和设备尺寸的缩小，在正常运作期间通常施加较低的电压到晶体管上。这些较小的晶体管对过电压故障异常敏感，但可以以较低的电源电压运行，从而消耗较少的功率，产生更少的热量。
[0005]这些较小的晶体管经常放置在IC的内“核”上，而较大的晶体管(其栅长高于最低值)放置在内“核”的周边。ESD保护结构就被安置在外围的这些较大晶体管中。
[0006]因为相当小的电容耦合电流被施加到微小的核心设备上，该核心晶体管的较薄栅氧化物可能会短路，而且衬底结会熔化。来自人或机械的静电电流，其仅能被周边的输入保护电路部分阻断。
[0007]图1显示一个具有多个ESD保护器件的芯片。低压核心电路20包含核心晶体管22、24，其有较小的沟道长度并会在相当低的电压上受到电流的损伤。低压核心电路20接收一个电源电压VDD，如1.8伏、1.2伏、或其它数值。在低压核心电路20里可以有数千个核心晶体管。
[0008]可以在每个I/O焊盘上提供ESD脉冲保护，即通过电源钳位26。电源钳位26连接在VDD和地(VSS)之间，并在电源轨之间将ESD脉冲电流分流。
[0009]在不同焊盘和低压核心电路20之间会有一些交叉耦合，例如通过衬底和电容。一个施加到I/O焊盘10上的ESD脉冲可能通过交叉耦合而被耦合到低电压核心电路20上，从而损坏低压核心电路20里的晶体管22、24。电源钳位26可以分流掉足够的ESD脉冲电流，从而减少交叉耦合，避免损坏。施加到I/O引脚上的ESD脉冲仍然会耦合到低压核心电路20上，如通过电源线，但接着电源钳位26会被激活以降低潜在的损坏。当ESD脉冲通过I/O引脚的ESD保护结构里的一个二极管被分流到内部VDD轨时，电源钳位26也可以对其它(诸如施加到I/O引脚的)ESD脉冲开启，造成一个非直接的VDD-到-VSS的ESD脉冲。例如，施加到I/O焊盘10的一个ESD脉冲会使ESD保护设备12开启以接通导电到VDD。
[0010]每个I/O焊盘10可以配备几个ESD保护设备12、16以预防各种可能性。对一个从地至Ijl/o焊盘10的正ESD脉冲，ESD保护设备16开启，而对一个从地到I/O焊盘11的正ESD脉冲，ESD保护设备18也开启。同样，对一个从I/O焊盘10到VDD的正ESD脉冲，ESD保护设备12开启，而对一个从I/O焊盘11到VDD的正ESD脉冲，ESD保护设备14也开启。在某些情况下，电源钳位26也会开启。
[0011]—些现有技术的ESD保护结构具有大尺寸电容器、电阻器、或晶体管，但这不是我们所期望的。一些现有技术的ESD保护设备不适合标准的CMOS流程工艺，如在在绝缘硅(SOI)流程工艺里使用绝缘体层的ESD保护设备。二极管已经被用作ESD保护结构，但是当大ESD电流经过时，二极管的1-V特征会引起出现高电压，而这些高电压仍然会损害核心晶体管。一些ESD保护结构使用两个串联二极管，而不是一个二极管，但在某些情况下并不期望有这种叠加的二极管，因为两个串联二极管会有增加的电压降。也已经成功使用了可控硅整流器(SCR)。也使用了SCR和二极管。但是，在ESD保护结构里仅有二极管和SCR可能产生不稳定的结果，取决于SCR和二极管的相对位置以及其它结构如保护环。
[0012]本发明期望有一个具有二极管和SCR的静电放电(ESD)保护电路。一个以并联二极管和垂直SCR路径为特征并有更好优化的ESD保护设备是令人期待的。同样，紧密集成二极管和SCR是令人期待的。
【【附图说明】】
[0013]图1显示一个具有多个ESD保护器件和电源钳位的芯片。
[0014]图2是一个在垂直SCR内部集成有横向二极管的混合结构布局图。
[0015]图3显示垂直SCR和MOS触发晶体管的混合ESD保护设备的一个横截面。
[0016]图4显示该垂直SCR和MOS触发晶体管的混合ESD保护设备的另一个横截面。
[0017]图5是图2-图4的ESD结构的示意图。
[0018]图6是混合ESD保护结构的示意图。
[0019]图7是有并联SCR和二极管路径的混合ESD保护结构的1-V曲线图。
[0020]图8是在垂直SCR内有横向二极管的混合结构的俯视图。
[0021]图9A-图9E着重显示集成横向二极管混合垂直SCR结构的运行。
[0022]图10是另一个ESD结构的示意图。
[0023]图11是另一个没有触发晶体管的混合ESD结构。
[0024]图12是图11没有触发晶体管的混合ESD结构的一个截面图。
[0025]图13是图11没有触发晶体管的混合ESD结构的另一个截面图。
[0026]图14显示一个具有空心阴极的混合横向二极管垂直SCRESD保护结构。
[0027]图15是图14混合ESD结构的一个截面图。
[0028]图16是图14混合ESD结构的另一个截面图。
【【具体实施方式】】
[0029]本发明涉及ESD保护电路的改进。以下描述使本领域普通技术人员能够依照特定应用及其要求制作和使用在此提供的本发明。所属领域的技术人员会明白对优选实施例的各种修改，且本文所界定的一般原理可应用于其它实施例。因此，本发明不限于所展示和描述的特定实施例，而是应被赋予与本文所揭示的原理和新颖特征一致的最广范围。
[0030]发明人认识到，一个具有SCR和二极管的ESD保护设备，可以通过将二极管紧密集成到SCR结构内而形成。发明人特别认识到，二极管可以放置在SCR布局的中间。一个横向二极管(lateral d1de)可以放置在一个正方形或环形垂直SCR(vertical SCR)结构的中心。该中心二极管可以先开启，然后触发SCR开启，以分流更多电流，而不会提高电压。因此，SCR使电压保持低水平，从而保护核心晶体管免受高压引起的损坏。
[0031]垂直SCR提供一个较低的ON(开启)电阻，这是由二极管单独提供的。对一个给定的ESD电流，较低的ON电阻产生一个较低的电压。较低的ON电阻或较低的电压特别有益于低功率设备，如智能IC卡。
[0032]图2是一个在垂直SCR内部集成有横向二极管的混合结构布局图。横向PN二极管是由P+二极管抽头30(d1de tap)到P-讲60和N+二极管区34(d1de reg1n)形成。P+二极管抽头30形成一个交叉型区域，四个矩形的N+二极管区34介于P+二极管抽头30的脚之间。该横向PN 二极管被设计得以在ESD事件开始时开启。
[0033]横向PN二极管被SCR结构围住，横向PN 二极管形成在SCR结构的中心。SCR通常是一个垂直结构，从P-阱60表面上的P+二极管抽头30开始。在P-阱60下方是一个更深的阱结构:深N-阱62，其形成在P-衬底64上。最后，N+区40形成该SCR的P-N-P-N结构的最后端。
[0034]添加一个触发结构以开启该垂直SCR。由栅氧化物膜形成一个横向MOS晶体管，出现了栅氧化物区51。在栅氧化物区51外部以及在N+和P+区外部则形成更厚场氧化物。栅氧化物可以在由栅氧化物区51制成的切口处生长，并且在该栅极氧化物上方形成多晶硅或其它栅极。N+区40、44充当由栅氧化物区51形成的栅极的源极/漏极区。由于N+区40也是SCR结构的最后端，当晶体管的栅氧化物区51和N+区40、44开启接通时，就提供了一个触发电流以开启SCR。
[0035]N+区44在版图上是形成在深N-讲62里，但延伸超过讲边界，因此在其之下有P-衬底64，或者在其下方有一个深P+注入使得在N+区44下方形成一个P-衬底类似区。因此，N+区44充当在P-衬底64上方的源极/漏极区。深P+注入能够降低垂直SCR的触发电压。
[0036]P+抽头允许P-衬底64被偏压，例如被偏压到接地电压。横截面100穿过横向PN 二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44以及栅氧化物区51。横截面102不穿过触发MOS晶体管，但穿过横向PN 二极管的N+二极管区34和P+二极管抽头30，并穿过SCR的N+区40。
[0037]图3显示带有MOS触发晶体管的垂直SCR混合ESD保护结构的一个横截面。横截面100穿过横向PN 二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44以及栅氧化物区51。深P+注入会降低垂直SCR的触发电压。
[0038]在P-衬底64里形成深N-阱62，然后在深N-阱62里形成P-阱60。也可以有与P-阱60几乎相同深度的浅N-阱，其可用于核心P-沟道晶体管。
[0039]在P-阱60内的表面上形成P+二极