Esd保护器件的制作方法
【技术领域】
[0001]本发明涉及ESD保护器件。具体地，本发明涉及包括这种保护器件的高数据率互连。
【背景技术】
[0002]诸如电过载(overstress)或静电放电(ESD)瞬变脉冲之类的电涌是电子装置损坏的普遍原因。为了防止这种瞬变电涌，通常通过电涌或ESD保护器件来保护电子装置。一种类型的保护器件是所谓的瞬变电压抑制(TVS)器件。
[0003]TVS器件提供对于电过载或静电放电的保护，并且常用于诸如个人计算机、音频和视频仪器或者移动电话之类的便携、消费电子装置。根据国际电工技术委员会标准IEC61000-4-2，应该保护这些装置免受系统级例如ESD压力。
[0004]在要求系统级保护的地方，例如在诸如智能电话之类的便携电子装置或平板计算机ESD保护中，必须根据IEC标准恰当地保护装置，同时不会妨碍装置的正常操作。在具有诸如通用串行总线(USB)和高清多媒体接口(HDMI)之类的高速接口的应用中，需要ESD器件具有低器件电容，使得维持信号完整性。这种ESD器件也要求低箝位电压以便保护内部电路。
[0005]低箝位电压的要求与在电子应用中使用的集成电路和器件中利用的栅极氧化物的厚度相关。栅极氧化物是电介质层，所述电介质层将MOSFET的栅极端子与下面的源极和漏极端子以及当晶体管导通时连接源极和漏极的导电沟道相分离。通过将沟道的硅氧化以形成二氧化硅的薄(5-200nm)绝缘层来形成栅极氧化物。
[0006]随后将导电栅极材料沉积到栅极氧化物上以形成晶体管。随着器件和集成电路的不断小型化，必须相应地减小栅极氧化物厚度。栅极氧化物厚度的这种减小可以减小器件或IC的击穿电压。
[0007]通过具有低箝位电压，可以确保不会超过栅极氧化物击穿电压。也就是说，可以将箝位电压设置在适当的电平以确保箝位电压不会超过栅极氧化物击穿电压。典型地，将箝位电压设置为使得在ESD或过载事件期间，箝位电压等于保护器件两端的最大电压降。
[0008]低电容的要求与高数据传送率相关。如果与高数据传送线相连的ESD保护器件的电容过高，信号可能失真，并且可以减小或者防止数据传送。
[0009]通常，诸如齐纳二极管之类的二极管用于提供电涌或过载保护。尽管这种二极管易于制造，并且提供对于电涌或过载的成本有效的保护，然而它们具有典型地在一百至几百皮可法拉范围内的高电容。由于齐纳二极管的高电容，因此齐纳二极管不适用于高数据率应用。
[0010]所谓的可控硅整流器(SCR)也可以用于芯片上保护，然而可控硅整流器不能用作分立保护。典型地，ESB鲁棒性依赖于所要求的应用而非常不同。通常，内部(或芯片上)ESD保护只保护制造期间的过载事件。另一方面，分立保护可以在系统操作期间来保护器件，例如HDMI或USB数据传送线。另外，用于芯片上或集成电路(IC)应用中的电涌保护的SCR是图1所示类型的横向器件，只在器件的顶部上具有触点。因此，这种结构不适用于诸如S0D882之类的标准分立封装。具体地，标准分立封装通常是小型化的，具有两个顶部端子触点的横向器件可能非常难以装配用于可比拟的小型化形状因子。
【发明内容】
[0011]本发明的目的是提供一种ESD保护器件，所述ESD保护器件解决或者消除了上述问题的一些或全部。
[0012]本发明在权利要求中阐述。
[0013]一种半导体ESD保护器件包括:垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，所述可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点。
[0014]因此，ESD保护器件具有在相对的顶部触点和底部触点之间的垂直电流流动，从而使其可与现有的标准分立封装兼容。
[0015]此外，ESD保护器件以低电容实现了非常高的ESD鲁棒性。例如，在0.3_0.4皮可法拉电容的情况下，ESD鲁棒性可以是15kV。
【附图说明】
[0016]下面参考附图只作为示例进一步描述本发明，其中:
[0017]图1是已知横向ESD器件的示意图；
[0018]图2a是ESD器件的等效电路
[0019]图2b是布置为垂直器件的ESD器件的示意性横截面；
[0020]图2c是图2b的垂直ESD器件的IV特性；
[0021]图3a说明了图2b的ESD器件的网状发射极结构(meshed emitterarrangement)；
[0022]图3b说明了图2b的ESD器件的环状发射极结构；
[0023]图3c说明了图2b的ESD器件的指状发射极结构；
[0024]图4a是ESD器件和并联二极管的等效电路；
[0025]图4b是ESD器件和并联二极管的示意性横截面。
[0026]图5a说明了具有侧壁沟槽隔离的ESD器件；
[0027]图5b说明了具有侧壁台式结构隔离的ESD器件；
[0028]图6示出了 ESD器件的仿真瞬态行脉冲(line pulse) IV特性；
[0029]图7示出了针对各种系统级ESD脉冲的仿真最大晶格温度
[0030]图8说明了 ESD器件的引线结合连接布置；
[0031]图9说明了台式ESD器件上的前互连结构金属；
[0032]图10说明了 ESD器件的η掺杂多晶硅沟槽连接；
[0033]图11说明了 ESD器件的贯穿硅通孔连接；
[0034]图12示出了 ESD器件的掺杂分布；
[0035]图13说明了 ESD器件的备选布置；
[0036]图14a说明了 ESD器件的备选布置；
[0037]图14b是ESD器件的等效电路；
[0038]图14c说明了 ESD器件的备选布置；
[0039]图14d说明了 ESD器件的备选布置；
[0040]图15示出了 ESD器件的仿真瞬变行脉冲IV特性；
[0041]图16说明了具有侧壁台式结构隔离的ESD器件；
[0042]在附图和以下描述中，类似的参考符号表示类似的特征。
【具体实施方式】
[0043]图2a中示出了 ESD保护器件10的等效电路。总的来说，ESD保护器件10可以包括阳极端子A和阴极端子C。ESD保护器件10可以有效地看作是与NPN晶体管14相连的PNP晶体管12。按照这种方式，ESD保护器件10可以看作是可控硅整流器(SCR)。
[0044]典型地在已知的SCR器件布置中，所有的区域都外部连接。PNP晶体管12的基极端子和发射极端子以及NPN晶体管的集电极端子可以由ESD保护器件10的阳极端子短路。
[0045]此外，NPN晶体管14的集电极端子可以与PNP晶体管12的基极端子相连。NPN晶体管的发射极端子可以形成ESD保护器件10的阴极端子C。Rw可以表示PNP晶体管12的集电极的扩展电阻，所述PNP晶体管12的集电极可以由η层形成，如下所述，称作η-阱。典型地在使用中，阳极端子A可以与I/O线或者要保护的装置相邻，并且阴极端子将接地，如下面更加详细地讨论的。例如在HDMI或USB保护的情况下，ESD保护器件10可以用作数据线上至地的旁路路径。当ESD事件发生时，ESD保护器件10将接通，并且将电流分路至地。
[0046]现在例如参考图2b，将描述ESD保护器件10的普通结构布置。总的来说，ESD保护器件10可以看作是4个垂直布置的p-n-p-n层，以形成由PNP晶体管12和NPN晶体管14构成的垂直布置的SCR。在这一方面，可以在PNP和NPN晶体管之间共享垂直布置的p-n-p-n层的某些层。
[0047]ESD保护器件10的阴极端子(有效地可以是NPN晶体管14的发射极端子)由至衬底16和设置在衬底16上的外延(或epi)叠层(overlayer) 18的适当欧姆触点来形成。衬底可以是重掺杂N+硅衬底，并且叠层18可以是轻掺杂N-型外延叠层。外延叠层18可以是本征或者轻掺杂的，从而将器件电容最小化。可能要求外延叠层18以防止注入到重掺杂衬底中。注入到衬底中可能引起结电容过高。因为叠层18是轻掺杂的，这可以导致较宽的耗尽区和较低的结电容。
[0048]P-型层20可以形成NPN晶体管14的基极。可以与PNP晶体管12的集电极共享P-型层20。P-型层可以通过深注入形成于N-型外延叠层18中，例如在注入步骤之后接着扩散步骤。P-型层20可以形成为外延叠层18中的P-阱。η-型层22可以形成NPN晶体管14的集电极。可以与PNP晶体管12的基极共享N型层22，并且N型层22可以形成为P-阱层20中的η-阱。η-型层22可以通过浅注入并且扩散到ρ_型层20中来形成。
[0049]另外的P-型层24可以形成PNP晶体管12的发射极。ρ_型层24可以通过浅注入并且扩散到η-型层22中来形成。如结合图2a如上所述，PNP晶体管12的由η-型层22形成的基极以及可以由P-型层24形