每一个都向另一个晶体管供应必要的基极电流。
[0073]因为可以将ESD保护器件10看作是SCR，当发生ESD事件时(也就是在阳极A和阴极C之间施加正电压)，ESD保护器件10最初(也就是说，在比触发SRC行为所需的电流低的电流处)可以表现得像NPN晶体管，使得由于发射极-基极反向偏置，将没有电流流过。这称作反向阻挡模式。当电压ESD电压(即，在阳极A和阴极C之间施加的电压)达到NPN晶体管的发射极-集电极击穿电压时，典型地，比在应用的操作电压高几个伏特时，ESD电流可以从阳极A通过η型层(或者η-阱22)流到ESD保护器件10的阴极C，其中NPN晶体管14导通。如上所述，η-阱具有相关联的阻抗Rw，表示NPN晶体管14的集电极和PNP晶体管12的基极的扩展电阻。随着ESD电流进一步增加，η-阱电阻Rw两端的电压降变得足够大以至于将PNP晶体管12的发射极-基极结正向偏置。
[0074]一旦PNP和NPN晶体管都导通，再生过程(即，一个晶体管的集电极电流是另一个晶体管的基极电流，反之亦然)开始触发SCR，最终导致ESD保护器件10进入低电压接通状态,如图2c所示。
[0075]在反向偏置下，通过开路-基极NPN晶体管12来确定SCR的行为。
[0076]参考图6，针对ESD保护器件10来观察10ns传输行脉冲下的仿真准静态IV。在这些仿真条件下，ESD保护器件在近似1V下导通，接着随着电流增加至约1A，电压升高。这里，看到电流流过η-阱区域22，并且几乎没有或者非常小的电流流过P+区域。对于IA以上的电流可以观察到快速返回(snapback)，在快速返回中ESD保护器件的阳极A和阴极C上的电压迅速下降至约2V。在这一点上，ESD保护器件10的PNP晶体管12导通，并且ESD电流主要流过P-型层24。
[0077]作为在图6的IV曲线中观察到快速返回的结果，与开路基极或二极管相比改进了器件的箝位电压。对于12A的电流，箝位电压是金属4V。
[0078]在图7中可以观察到ESD保护器件10的ESD鲁棒性。图7是瞬态电-热仿真，其中施加系统级ESD脉冲，并且观察到系统级脉冲期间的仿真最大局部晶格温度(或者器件中的最大晶体温度)。可以看出在30kV系统级别脉冲期间器件均匀的内部最大晶格温度是大约1024K，仍然远小于可以用于制造ESD保护器件的硅材料的熔化温度。用硅作为示例，因此器件的ESD鲁棒性可以大于30kV，而器件电容是在0.5和0.6pf之间。
[0079]已知的SCR只应用于横向情况，如，在只能够经受2kV人体模型脉冲的IC中。
[0080]由于器件的垂直布置，器件可以用于标准封装类型，在标准封装类型中需要至ESD保护器件背侧的触点，从而允许器件用于标准小信号封装类型。
[0081]图12示出了 ESD保护器件的掺杂分布。
[0082]尽管以上讨论涉及在η-型衬底上形成的ESD保护器件，基于以上讨论，本领域普通技术人员现在将要理解的是也可以在P-衬底16’上实现ESD保护器件，如图13所示。对于这种布置，如上所述的掺杂区域的导电类型将反转。这种布置的优点在于阳极将在器件的背侧，使得可以实现单片多沟道数据线保护。
[0083]现在参考图14a，将讨论对于上述的替代备选ESD保护布置。备选布置和上述布置之间的主要差异在于金属性(DN和DP之间的欧姆连接)和触发注入，使得不存在浮置端子。
[0084]包括触发注入，使得触发电压足够低(5-10V)。在没有触发注入的情况下，器件将在约50-100V下传导电流。
[0085]DN再次是从表面到衬底的低欧姆连接。DP用作隔离层，使得来自SN的电场不会触及DN。这将给出较差的电学行为(非常圆滑的IV曲线，高漏泄露电流)。这种布置中的二极管由层SN至DP来形成。
[0086]参考图15，观察到针对10ns传输线路脉冲(TLP)的仿真准静态IV曲线。在这些仿真条件下，ESD保护器件10在约1V下接通，接着随着电流增加到约1A，电压升高。这里，看到电流流过η-阱区域22，并且几乎没有或者非常少的电流流过P+区域。对于IA以上的电流可以观察到快速返回，在快速返回中ESD保护器件的阳极A和阴极C上的电压迅速下降至近似2V。在这一点上，ESD保护器件10的PNP晶体管12导通，并且ESD电流主要流过P-型层24。
[0087]由于在图15的IV曲线中观察到的快速返回，相比已知的SCR改进了器件的箝位电压。对于12Α的电流(这意味着器件免受经受住了 SkV的系统级脉冲)，箝位电压是近似9V。
[0088]通过以下布置可以进一步减小垂直SCR的电容。使用P-型外延层用于电容减小以及器件上附加信号线的集成。在这种情况下，在电容来自于SN至ρ-型外延层，该区域小于由DP、BP和η-型外延层形成的区域。
[0089]图16所示的台式结构也可以用于消除η-型外延层上的结侧壁电容。侧壁电容是来自扩散区域的垂直部分的电容。如果扩散区域扩散了 4 μ m深，附加的电容将产生于区域的侧面及其底部。因为典型地没有电流在侧面流动，因此只在底部不期望电流流动。这些电流流动仅产生寄生电容并且没有用。
[0090]在所附独立权利要求中阐述了本发明的具体和优选方面。可以将来自从属权利要求和/或独立权利要求的特征组合适当地进行组合，而不仅仅是在权利要求中阐述的那样。
[0091]本公开的范围包括这里明示或暗示公开的任意新颖特征或特征或者其任意衍生物的组合，而不论其是否与要求权利要求的发明相关，或则减轻本发明解决的任意或全部问题。申请人这里提请注意的是在本申请以及从中得出的任意另外申请的审查期间，可以用这些特征构造新权利要求。具体地，参考所附权利要求，可以将来自从属权利要求的特征与独立权利要求的特征组合，来自相应独立权利要求的特征可以按照任意适当的方式进行组合，而不仅仅是权利要求中枚举的特定组合。
[0092]在分离的实施例的场景中描述的特征也可以在单一的实施例中组合地布置。相反，为了简明起见只在单一实施例的场景中描述的各种特征也可以分离地提供或者按照任意合适的子组合的方式提供。
[0093]术语“包括”不排除其他元件或步骤，术语“一”或“一个”不排除多个。权利要求中的参考符号不应该解释为限制权利要求的范围。
【主权项】
1.一种半导体ESD保护器件，包括垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点。
2.根据权利要求1所述的半导体ESD保护器件，其中垂直布置的可控硅整流器由第一和第二晶体管构成。
3.根据权利要求2所述的半导体ESD保护器件，其中第一晶体管与第二晶体管是相反导电类型的。
4.根据权利要求3所述的半导体ESD保护器件，其中第一晶体管是PNP晶体管，第二晶体管是NPN晶体管。
5.根据权利要求3所述的半导体ESD保护器件，其中第一晶体管是NPN晶体管，而第二晶体管是PNP晶体管。
6.根据权利要求4所述的半导体ESD保护器件，其中NPN晶体管的基极端子浮置。
7.根据权利要求5所述的半导体ESD保护器件，其中PNP晶体管的基极端子浮置。
8.根据权利要求1所述的半导体ESD保护器件，其中顶部触点布置为使得顶部端子将第一晶体管的发射极端子和基极端子短路。
9.根据任一前述权利要求所述的半导体ESD保护器件，还包括与垂直布置的可控硅整流器集成的横向型二极管，其中横向型二极管和垂直布置的可控硅整流器共享公共衬底。
10.根据权利要求9所述的半导体ESD保护器件，其中低欧姆触点布置为将横向型二极管的阳极端子与可控硅整流器的阴极端子相连。
11.根据权利要求10所述的半导体ESD保护器件，还包括多个隔离层，布置为将横向型二极管与可控硅整流器电隔离。
12.根据权利要求11所述的半导体ESD保护器件，其中隔离层是沟槽隔离层和深注入区域。
13.根据任一前述权利要求所述的半导体ESD保护器件，其中垂直布置的可控硅整流器还包括触发注入。
14.根据权利要求13所述的半导体ESD保护器件，其中在第一晶体管的基极区域和第二晶体管的集电极区域中提供触发注入。
15.一种高速数据传送线，包括根据任一前述权利要求所述的半导体器件。
【专利摘要】一种半导体ESD保护器件包括垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点。
【IPC分类】H01L27-02
【公开号】CN104576638
【申请号】CN201410553798
【发明人】潘之昊, 斯蒂芬·霍兰德
【申请人】恩智浦有限公司
【公开日】2015年4月29日
【申请日】2014年10月17日
【公告号】EP2863432A1, US20150108536