Esd保护器件结构与系统的制作方法
【技术领域】
[0001 ] 本发明涉及对集成电路提供静电放电(ESD,Electrostatic Discharge)保护的技术。
【背景技术】
[0002]当两个物体碰撞或分离时就会产生ESD现象，即静态电荷从一个物体转移到另一个物体。ESD的放电量和放电持续时间取决于物体的类型和周围的环境等多种因素，当集成电路中半导体器件发生ESD且ESD产生足够高的能量时，将造成半导体器件的损坏。
[0003]ESD保护电路为芯片设计中防止ESD产生损坏待保护电路所用，通常ESD保护电路与受其保护电路并联。当ESD现象发生时，ESD保护电路将开启，ESD放出的静电电流绝大部分会通过该ESD保护电路泄放到地，少量才流经被保护电路而不会损坏被保护电路，从而起到有效保护待保护电路的作用。通常情况下，ESD在芯片外部发生，其产生的静电经由芯片外部引脚流至到芯片内的集成电路(IC, Integrated Circuit)的引脚,再通过IC的引脚放电到地。
[0004]目前，低于10nm特征尺寸的集成电路ESD保护电路设计，特别是针对射频电路和模拟-数字混合信号电路的ESD保护电路设计作为当前集成电路可靠性设计存在诸多问题。首先，由于ESD保护电路引入的机身参数(主要是寄生电容和噪声参数)对电路性能会造成严重影响，因此需要开发新的具有低寄生效应、高性能的静电保护结构。其次，比较现今常用的静电保护结构，包括MOS管器件、二极管、三极管以及可控硅器件(SCR，Silicon-Controlled Rectifier),可控??圭器件具有其深回弹(snapback)的1-V特性、高保护效率以及小尺寸和低寄生效应等优点。然而普通可控硅器件的开启电压非常高(大约20V)，无法应用在现今低电源电压的CMOS集成电路中去，有一些使用外部触发电路的可控硅器件的开启电压可以达到7.5V至10V，仍然高于所需要的标准。同时，使用传统的单向ESD保护器件，在一个1/0端口，需要多达4个相同的ESD保护器件，这将恶化器件弓I入寄生参数对电路性能的影响。因此，需要一种能够满足先进CMOS集成电路ESD保护的低触发电压、低寄生效应、以及双向开启的ESD保护器件和系统，来提供有效的ESD保护。
【发明内容】
[0005]本发明实施例提供一种用于集成电路ESD保护的双向可控硅器件结构及其包含此器件结构的ESD保护系统，满足先进CMOS集成电路ESD保护的低触发电压、低寄生效应、以及双向开启的ESD保护器件和系统。
[0006]本发明提供了双向可控硅器件结构，包括由绝缘层隔开的两个P阱，每个P阱中各有一个NMOS器件，具有双向开启端。
[0007]可选的，所述器件衬底为P型。
[0008]可选的，所述器件具有由深N阱以及两边的N阱和在N阱上方的绝缘层共同建立的隔绝层。
[0009]可选的，P阱内部N+源区和N阱上方N+中间的栅极一起构成内建的NMOS器件。
[0010]可选的，在每个P阱中，N+源区和P+源区有共同的导线引出为开启端。
[0011]本科发明还提供了一种用于集成电路全芯片的ESD保护系统，包含4个权利要求1中所述可控硅器件。
[0012]可选的，所述系统中，第一个可控硅器件连接于输入端与接地端之间，第二个可控硅器件连接于输出端与接地端之间，第三个可控硅器件连接于输入端与电源电压端之间，第四个可控硅器件连接于输出端与电源电压端之间。
[0013]可选的，所述4个可控硅器件与被保护电路模块共用接地端。
【附图说明】
[0014]图1是本发明实施例中双向可控硅ESD保护器件的横截断面示意图；
图2是本发明实施例中双向可控硅ESD保护器件的等效电路示意图；
图3是本发明实施例中使用双向可控硅ESD保护器件的全芯片静电保护系统示意图。
【具体实施方式】
[0015]图1是本发明实施例中用于集成电路ESD保护的双向可控硅ESD保护器件的横截断面示意图。该器件的横截断面示意图总体以标号100表示。该器件是建立在P型衬底(101)上，并构建在由一个深N阱(102)、以及周围垂直方向的N阱(112)以及绝缘层(113)共同围起的隔绝空间内。在空间内部中间通过一个N阱(104)和N阱上方的N+源区(106)将空间分割为两块P阱(103)，在每个P阱中，又各自有被绝缘层(113)分科开来的P+源区(107)和N+源区(105)。P阱(103)内N+源区(105)和N阱(104)上方N+源区(106)以及中间的沟道和栅级一同构成了内建的NMOS器件(108和109)。每个P阱(103)中间的N+源区(105)和P+源区(107)通过金属导线连接形成器件的一端A (110)或K (111)。
[0016]图2是本发明实施例中双向可控硅ESD保护器件的等效电路图。其总体以标号200表示。器件等效为一个从A端(201)到K端(202)的电路结构，其中分为N+/Pwell/Nwell/Pwell/N+五层。包含一个PNP三极管Ql (205)，两个NPN三极管Q2 (206)和Q3 (207)，四个串联电阻 Rl (208)、R2 (209)、R3 (210)、R4 (211)，以及两个内建的 NMOS 管 Ml (203)和 M2 (204)。
[0017]当一个从A端(201)向K端(202)的正向静电放电(ESD)脉冲出现时，它将反偏Ql(205)的集电极(深N阱(102)/P阱(103))直至击穿，击穿后造成的雪崩电流经过R2 (209)到K端(202)，同时提升Q3 (207)基极的电势，从而同时开启Q3 (207)和Ql (205)。同样，当一个正向静电放电(ESD)脉冲从K端(202 )到A端(201)时，Ql (205 )和Q2 (206)将被开启，释放静电电荷。由此可得到一个双向开启的静电放电(ESD)保护器件。在器件中，我们加入了两个NMOS器件Ml (203)和M2 (204)来进一步降低可控硅器件的开启电压Vtl。与传统的可控硅触发机制不同，我们的双向可控硅器件使用沟道穿通效应来进一步降低器件的开启电压Vtl。由于器件的沟道传通电压远比Nwell/Pwell结的击穿电压低，因此能够得到一个非常低的击穿电压；同时，可以通过连接A端(201)(或K端(202))和M2 (204)(或Ml (203))的栅级可以进一步降低开启电压。
[0018]图3所示为本发明中具体实施例的双向可控硅ESD保护器件的片上全芯片ESD保护系统，该系统总体以标号300表不。系统包括一个信号的输入端(301)和输出端(302),分别用于向被保护电路模块(307)传输输入和输出数据。4个双向可控娃静电放电(ESD)保护器件(303-306)分别从输入端口(301)/输出端口(302)连接被保护电路模块(307)的接地端和电源电压端，构成任意两个端口之间都能够进行静电放电(ESD)保护的全芯片静电放电(ESD)保护系统。
[0019]由于双向可控硅静电放电(ESD)保护器件双向开启的特性，静电放电(ESD)电流可以从任意方向通过该器件。因此当一个正向的静电放电(ESD)脉冲出现在任意两个端口之间的时候，比如，出现在从输入端口( 301)到输出端口( 302)之间，静电放电(ESD)电流可以流经双向可控硅器件(303)和(305)或是(304)和(306)从输入端(301)释放至输出端(302 );同样，当一个正向的静电放电(ESD)脉冲出现在从输出端口( 302 )到输出端口( 301)之间，静电放电(ESD )电流也可以流经双向可控硅器件(303 )和(305 )或是(304 )和(306 )从输出端(302)释放至输入端(301)。从而完成整个芯片的全芯片静电放电(ESD)保护设
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[0020]本领域内的普通技术人员均可理解，本发明的一种静电放电(ESD)保护器件具有低开启电压Vtl、高静电放电(ESD)保护能力、低寄生参数(寄生电容和噪声系数)、以及双向开启的特性。本发明的静电放电(ESD)保护系统具有节约器件使用数量、低寄生参数等优点，可以使用于设计高性能的射频电路以及模拟-数字混合电路的静电放电(ESD)保护。
[0021]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种用于集成电路ESD保护的可控硅器件结构，包括由绝缘层隔开的两个P阱，每个P阱中各有一个NMOS器件，其特征在于，具有双向开启端。2.如权利要求1所述的可控硅器件结构，其特征在于，所述器件衬底为P型。3.如权利要求1或2所述的可控硅器件，其特征在于，所述器件具有由深N阱以及两边的N阱和在N阱上方的绝缘层共同建立的隔绝层。4.如权利要求3所述的可控硅器件，其特征在于，P阱内部N+源区和N阱上方N+中间的栅极一起构成内建的NMOS器件。5.如权利要求4所述的可控硅器件，其特征在于，在每个P阱中，N+源区和P+源区有共同的导线引出为开启端。6.一种用于集成电路全芯片的ESD保护系统，其特征在于，包含4个权利要求1中所述可控娃器件。7.如权利要求6所述的ESD保护系统，其特征在于，其中第一个可控硅器件连接于输入端与接地端之间，第二个可控硅器件连接于输出端与接地端之间，第三个可控硅器件连接于输入端与电源电压端之间，第四个可控硅器件连接于输出端与电源电压端之间。8.如权利要求7所述的ESD保护系统，其特征在于，所述4个可控硅器件与被保护电路模块共用接地端。
【专利摘要】本发明提供一种用于集成电路ESD保护的双向可控硅静电保护器件及系统。该ESD保护器件为2端口（A和K）的SCR器件，由结构包含五层（N1P2N3P4N5）结构中包含一个PNP三极管和2个NPN三极管，以及其中的串联寄生电阻。器件中间包含两个内建的NMOS管器件来降低器件的开启电压。使用该器件的全新篇静电保护系统较传统使用单向静电保护器件的系统相比在每个I/O管脚只需要使用一半数目的静电保护器件：在输入端或输出端分别只有两个该类型器件分别连接电源端和地端，从而完成被保护电路的全芯片静电保护。
【IPC分类】H01L27/02, H01L23/60
【公开号】CN105097798
【申请号】CN201410216652
【发明人】张炯, 施子涛, 徐帆, 程玉华
【申请人】上海北京大学微电子研究院
【公开日】2015年11月25日
【申请日】2014年5月22日