静电放电保护装置的制造方法
【技术领域】
[0001]本发明是有关于一种静电放电保护装置，且特别是有关于一种具有低通滤波器的静电放电保护装置。
【背景技术】
[0002]静电放电(electrostatic discharge, ESD)是影响集成电路的可靠度(reliability)的主要因子，故集成电路中都会加入静电放电保护装置的设计。此外，随着半导体工艺技术进步至深次微米(deep sub-micron)的尺寸,现有集成电路的电子产品在量产前往往必须通过元件层级(component-level)与系统层级(system-level)的ESD测试。其中，当集成电路完成封装时，会先进行元件层级的ESD测试。此外，当集成电路安装在电子产品后，将进一步地进行系统层级的ESD测试。
[0003]在系统层级的ESD测试下，静电放电能量会更加的强大。因此，现有的静电放电保护装置大多无法致使集成电路通过系统层级的ESD测试，进而降低集成电路的可靠度。
【发明内容】
[0004]本发明提供一种静电放电保护装置，利用低通滤波器导引静电讯号，以致使集成电路通过系统层级的ESD测试。
[0005]本发明的静电放电保护装置，包括保护电路、第一电阻与低通滤波器。保护电路包括第一元件与第二元件。其中，第一元件与第二元件相互串接在电源配线与接地配线之间，且第一元件与第二元件之间具有连接节点。低通滤波器、保护电路与第一电阻相互串接在输入焊垫与内部电路之间。
[0006]基于上述，本发明的静电放电保护装置设有低通滤波器，并可透过低通滤波器将静电讯号导引至接地配线。藉此，静电放电保护装置将可致使集成电路通过系统层级的ESD测试，进而提升集成电路的可靠度。
[0007]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0008]图1为依据本发明一实施例的静电放电保护装置的电路示意图。
[0009]图2为依据本发明一实施例的静电放电保护装置在系统层级的ESD测试下的模拟示意图。
[0010]图3为依据本发明另一实施例的静电放电保护装置的电路示意图。
[0011]图4为依据本发明又一实施例的静电放电保护装置的电路示意图。
[0012]图5为依据本发明再一实施例的静电放电保护装置的电路示意图。
[0013]图6为依据本发明另一实施例的静电放电保护装置的电路示意图。
[0014]【符号说明】
[0015]100、300、400、500、600:静电放电保护装置
[0016]110:保护电路
[0017]111:第一元件
[0018]112:第二元件
[0019]120、R11、R12、R21、R22、420:电阻
[0020]130、330、430、530:低通滤波器
[0021]INl:低通滤波器的输入端
[0022]OUTl:低通滤波器的输出端
[0023]Dl:二极管
[0024]Cl:电容
[0025]M1、M12:NM0S 晶体管
[0026]M11:PM0S 晶体管
[0027]101:输入焊垫
[0028]102:内部电路
[0029]N1:连接节点
[0030]Lll:电源配线
[0031]L12:接地配线
[0032]VDD:电源电压
[0033]GND:接地电压
[0034]210,610:焊垫
[0035]220:ESD 产生器
[0036]VD21、VD22:输入电压
[0037]L21、L22:电感
[0038]C2、C6:寄生电容
[0039]ZDhZD6:齐纳二极管
【具体实施方式】
[0040]图1为依据本发明一实施例的静电放电保护装置的电路示意图。参照图1，静电放电保护装置100适用于一集成电路，且所述集成电路包括输入焊垫101与内部电路102。其中，内部电路102可透过输入焊垫101接收一输入讯号，且内部电路102包括由PMOS晶体管Mll与NMOS晶体管M12所组成的输入缓冲器。此外，静电放电保护装置100用以避免来自输入焊垫101的静电讯号对内部电路102造成损害。
[0041]静电放电保护装置100包括保护电路110、电阻120与低通滤波器130。其中，低通滤波器130、保护电路110与电阻120相互串接在输入焊垫101与内部电路102之间。此夕卜，保护电路110包括第一元件111与第二元件112。其中，第一元件111与第二元件112相互串接在电源配线Lll与接地配线L12之间，且第一元件111与第二元件112之间具有一连接节点NI。
[0042]在一实施例中，如图1所示，第一元件111可例如是二极管D1，且第二元件112可例如是NMOS晶体管Ml。此外，二极管Dl的阴极电性连接电源配线L11，且二极管Dl的阳极电性连接至连接节点NI。NMOS晶体管Ml的漏极电性连接至连接节点NI，NMOS晶体管Ml的栅极透过电阻Rll电性连接至接地配线L12，且NMOS晶体管Ml的源极电性连接至接地配线LI2。
[0043]低通滤波器130具有输入端INl与输出端0UT1。此外，低通滤波器130的输入端INl电性连接输入焊垫101，且低通滤波器130的输出端OUTl电性连接NMOS晶体管Ml的漏极与电阻120的第一端。再者，电阻120的第二端电性连接内部电路102。在一实施例中，如图1所示，低通滤波器130包括电阻R12与电容Cl。其中，电阻R12电性连接在低通滤波器130的输入端INl与输出端OUTl之间。电容Cl的第一端电性连接低通滤波器130的输出端0UT1，且电容Cl的第二端电性连接至接地配线L12。
[0044]当内部电路102正常操作时，电源配线Lll与接地配线L12分别用以传送电源电压VDD与接地电压GND，且内部电路102可透过输入焊垫101接收输入讯号。另一方面，当静电事件发生时，亦即当输入焊垫101出现静电讯号时，静电讯号相当于一高频讯号，因此低通滤波器130可用以滤除静电讯号。除此之外，保护电路110中的第一元件111可提供导通至电源配线Lll的放电路径，且保护电路110中的第二元件112可提供导通至接地配线L12的放电路径。因此，当静电事件发生时，大量的静电讯号可透过低通滤波器130导引至接地配线L12，且其余的静电讯号可透过保护电路110导引至电源配线Lll或是接地配线L12。此外，电阻120可用以阻隔静电讯号流入内部电路102。
[0045]如此一来，静电放电保护装置100可避免来自输入焊垫101的静电讯号对内部电路102造成损害。值得注意的是，当静电事件发生时，低通滤波器130可将大量的静电讯号导引至接地配线L12。因此，静电放电保护装置100可以承受符合系统层级的ESD测试标准的静电讯号。换言之，在应用上，静电放电保护装置100将可致使集成电路通过系统层级的ESD测试，进而提升集成电路的可靠度。
[0046]举例来说，图2为依据本发明一实施例的静电放电保护装置在系统层级的ESD测试下的模拟示意图。在图2中，静电放电保护装置100所适用的集成电路更包括焊垫210。其中，输入焊垫101与焊垫210分别用以接收输入电压VD21与VD22，且电感L21-L22与电阻R21-R22用以表示输入电压VD21与VD22的等效电路。此外，ESD产生器220用以产生符合系统层级的ESD测试标准的静电讯号。例如，ESD产生器220可例如是产生符合IEC61000-4-2标准下的静电讯号。
[0047]值得一提的是，集成电路是安装在电子产品后才进行系统层级的ESD测试。此外，在实际的测试过程中，可透过静电枪(ESD gun)对电子产品上的任何缝隙或是开口处进行放电测试，并可依据电子产品受影响的程度来评估电子产品的可靠度。相对地，在电路仿真上，图2实施例是利用ESD产生器220与两焊垫101与210之间的耦合效应来模拟实际的测试环境。
[0048]具体而言，输入焊垫101与焊垫210之间可产生一寄生电容C2。当ESD产生器220产生静电讯号时，焊垫210将接收到静电讯号，且来自焊垫210的静电讯号可透过寄生电容C2耦合至输入焊垫101。此外，当静电讯号出现在输入焊垫101时，低通滤波器130中的电容Cl相当于短路。藉此，大量的静电讯号将可透过低通滤波器130导引至接地配线L12，且其余的静电讯号可透过保护电路110导引至电源配线Lll或是接地配线L12。藉此，静电放电保护装置