的基极，该额外的基极电流更强烈地开启PNP晶体管82，使得更多的正电流从发射极P-阱60流过基极深N-阱62，到达集电极P-衬底64。因此，SCR开启，一个非常大的SCR电流在阳极A和阴极K之间被分流，从P+二极管抽头30到N+区40。该电流垂直向下流动，从P+二极管抽头30到P-阱60，然后到深N-阱62和P-衬底64。接着，穿过P-衬底64的电流横向扩散，并被N+区40收集到阴极K。当垂直SCR 90开启时，阳极-到-阴极的电压随着下降，所以更少的电流流经横向PN二极管80 (图5-图6)。
[0065]由于SCR有一个P-衬底64到深N-阱62的较大的结区域，可以导通大电流，同时仍然有相当低的电流密度，避免热损害。横向PN二极管80的结区域要小很多，因为其包含在P-阱60内，其更小且位于深N-阱62内部。再者，任何从横向PN二极管80泄漏出来的衬底电流最终都被围住横向PN二极管80的深N-阱62收集。
[0066]图10是另一个ESD结构的示意图。在正常芯片运行期间连接P-衬底64到地的P+抽头66可以去除，或被安置在远离深N-阱62的地方。相反，N+区40被扩展成一个环形结构，完全围住深N-阱62。来自深N-阱62的更多电流被更大的N+区40收集，从而提高垂直SCR的电流。
[0067]另一个方案是拉长N+区40并减小P+抽头66的尺寸。该方案仍然能够提高SCR电流，但只是较小的程度。
[0068]图11是另一个混合ESD结构，其没有触发晶体管。为四个N+区44中，每个N+区44都添加一个P+区68紧靠N+区44。每个N+区44的尺寸都缩小。由于没有触发MOS晶体管54，所以没有深P+注入区48。触发MOS晶体管54可以被移除，如图所示，或者仍然可以有。当触发MOS晶体管54被移除时，可以仍然有一个场-氧化物晶体管，或仍然可以在N+区40和N+区44或P+区68之间发生雪崩或穿通导电。N+区44和P+区68可以一起触发垂直SCR。
[0069 ]图12是没有触发晶体管的混合ESD结构的一个横截面。横截面100穿过横向PN 二极管的P+二极管抽头30，并穿过N+区40、44。由于没有深P+注入区48，SCR电流可以在N+区44之下以更多的横向方向流动，穿过P-阱60、深N-阱62、和P-衬底64到达N+区40。因此，该实施例可以降低衬底电阻。
[0070]图13是没有触发晶体管的混合ESD结构的另一个横截面。横截面104穿过横向PN二极管的P+二极管抽头30，并穿过N+区40和P+区68。由于没有深P+注入区48，SCR电流可以在P+区68之下以更多的横向方向流动，穿过P-阱60、深N-阱62、和P-衬底64到达N+区40。因此，该实施例可以降低衬底电阻。
[0071]由于在阱边界上有互相靠近的N+区44(图12)和P+区68(图13)，阱边界的准确位置并不重要。该实施例可能对造成阱边界移动的过程变化并不敏感。在深N-阱62和P-衬底64之间的阱边界，可能比由深N-阱62的深度引起的其它过程步骤更不可预测。如果该实施例有触发MOS晶体管，那么栅氧化物区51的位置可能与N+区44和P+区68的边缘重叠。
[0072]图14显示一个具有空心阴极的混合横向二极管垂直SCRESD保护结构。N+二极管区域34不是实心矩形，现在N+二极管区域34在其内有截块88(CUtOUts)。截块88是下面P-阱60到达芯片表面的一部分。N+二极管区34形成一个环形，截块88在N+二极管区34的环形中心。
[0073]由于N+二极管区34的面积被截块88减少，所以电容也被减少。因此，连接到N+二极管区34的阴极K有一个较低的电容。对一些应用，这个较低的阴极电容是令人期待的。
[0074]同样，在P+二极管抽头30内的截块89降低P+二极管抽头30的电容。有效的P-阱到深N-阱结区域也被降低，从而可以降低垂直SCR的电容。
[0075]图15是图14混合ESD结构的一个横截面。横截面100穿过横向PN二极管的P+二极管抽头30，并穿过触发MOS晶体管的N+区40、44，以及栅氧化物52和栅极50。截块89是P-阱60到达芯片表面的一部分，减小P+二极管抽头30的尺寸。
[0076]图16是图14混合ESD结构的另一个横截面。横截面102不穿过触发MOS晶体管，但穿过横向PN 二极管的N+二极管区34和P+二极管抽头30，并穿过SCR的N+区40。截块88减小了N+二极管区34的尺寸，从而降低其电容。由于二极管电流从P+二极管抽头30流到N+二极管区34，对横向PN 二极管80而言，截块区是不需要的。
[0077]N+二极管区34的形状也可以改成L形状，四个边中只有两个边出现，即最靠近P+二极管抽头30的两边。靠近P-阱60边界的其它两边是不需要的。
【其它实施例】
[0078]发明人补充了一些其它实施例。图2和图10-16的其它实施例可以以不同方式组合，或单独使用或以其它组合。尽管已经描述了互补金属氧化物半导体(CMOS)，但也可以使用其它类型的晶体管，如仅是η-沟道、仅是P-沟道、或各种其它晶体管技术如双极或BiCMOS0
[0079]尽管已经描述了电流的流动和运行，但这些仅是原理性的，这些原理可能不完整，甚至不正确。不管物理机制和原理解释，本发明结构都能够提供ESD脉冲保护。特别是对小型设备，电流可能不正常地流动，可以使用未被完全研究和理解的机制。
[0080]在N+二极管区34里可以有截块88，在P+二极管抽头30里可以没有截块89。也可以有其它形状和物理布局，如互相交织的指状。
[0081]二极管可以实施为η-沟道、ρ-沟道、或双极晶体管、或这些晶体管内的结。电容器可以连接到电阻以提供一个R-C时间延迟，或者可以增加更复杂的电路，如主动触发电路。在一些实施例里，利用合适的偏压条件，可以使用高电压的晶体管，而不是低电压的晶体管。可以增加栅极长度以提供更好的保护以防损坏。
[0082]可以使用不同的晶体管、电容器、电阻器和其它设备尺寸，也可以使用各种布局安排，如多腿、环形、面包圈或不规则形状的晶体管。可以增加额外的抽头、保护环、晶体管、和其他部件。电源节点可以是一个正常浮置的共放线(CDL)，而不是一个电源线。尽管已经显示了核心晶体管22、24的简单反相器，更复杂的栅极和互联也可以驱动内部节点，也可以有一些内部节点连接到不同输入或输出焊盘。输入/输出焊盘可以连接到输入缓冲器、测试_扫描逻辑、和其它电路。可以使用不止一个电源。
[0083]P和N阱可以反转，可以使用一个NPNP垂直SCR，而不是一个PNPN垂直SCR。可以使用一个深P-阱，而不是深N-阱62。一些实施例可以不使用深P+注入区48，或深P+注入区48的位置和深度可以改变。各个层如深N-阱62、深P+注入区48、P-阱60、N+区44、40和触发MOS晶体管54的最终轮廓和形状可以不同，取决于所使用的过程。特别地，较深的层可以依照掩膜布局而变化。
[0084]触发MOS晶体管54可以实施为ρ-沟道晶体管，而不是n_沟道晶体管;使用反转的掺杂剂，P+二极管抽头30、P-阱60、深N-阱62、P-衬底64、和N+区40的垂直PNPN器件可以替换为一个垂直PNPN器件。垂直PNPN器件的形状可以不同，如具有一个更圆的底部或场氧化物边界。
[0085]可以增加其它泄漏器件如电阻器和小型晶体管。某些部件可以使用寄生电容和电阻，取决于所使用的工艺和器件尺寸。
[0086]ESD保护电路可以与其他输入-保护电路组合，如功率钳位电路、其它焊盘保护电路、或到输入缓冲器栅极的串联电阻器保护电路。也可以在不同节点上添加接地栅极和厚氧化物保护晶体管以及二极管，以提高ESD保护。可以增加一个、两个或四个横向二极管垂直SCR结构到每个I/O引脚，或仅仅是到输入引脚。
[0087]电源钳位电路和ESD保护器件，可以保护厚氧化物和薄氧化物晶体管。或者，可以使用一些不同组合的晶体管和电源电压的钳位电路。每个焊盘可以仅有一个ESD保护器件，仅有两个ESD保护器件，或有四个ESD保护器件，如图1所示。阳极和阴极(A和K)节点可以反转，互换保护方向。
[0088]由于工艺、温度和设计方差，偏压、VDD和电压值可以稍微不同。例如，正向偏压可以是0.5伏，+/-0.1伏，触发电压可以是4伏，+/-0.5伏，保持电压可以是2伏，+/-0.5伏。其它电压值也是可能的。
[0089]触发MOS晶体管54的折返击穿电压(snap-back breakdown voltage)可以和低压核心电路20里的低压晶体管稍微不同。例如，触发MOS晶体管54可以有一个稍微更长的沟道长度或其它特征，而低压核心电路20里的低压晶体管可以使用最小的沟道长度和尺寸。回滞电压(snap-back voltage)可以随着工艺、温度和晶体管的实际几何形状的不同而不同。尽管已经根据物理过程的原理描述了运行状况，但这些原理描述可能是不正确的。也可能会出现二阶和三阶效应。在不同条件下，可以有不同机制解释击穿和导电。
[0090]对一些ESD测试和条件，大输出驱动器晶体管也充当大晶体管。例如，当施加ESD脉冲穿过I/O焊盘和电源焊盘时，一个正ESD脉冲可以开启大P-沟道驱动器晶体管漏极的一个寄生p-n漏极-衬底结。ρ-沟道驱动器晶体管的η-型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊盘，但也可以使用其它连接技术，如球栅阵列(BGA)、倒装芯片等，术语焊盘被认为施加到所有这些用做外部连接的球栅、焊盘、焊盘等。
[0091]同样，当施加ESD脉冲穿过I/O焊盘和接地