拟墙元件210’的图案化处理。非连续的虚拟墙元件210’以与相对于图2至图4描述的虚拟墙元件210相似方式的方式形成。然而，图6中的每个虚拟墙元件210’均包括在长度方向上(例如，沿着X轴)彼此分离并且对齐的多个独立墙单元216。不同于在墙的每个边相交的拐角处经受应力的常规连续墙，本发明的独立墙单元216抑制了施加给每个非连续虚拟墙210’的整体应力，从而改善虚拟墙210’的整体可靠性。
[0028]转向图7，示出了根据本公开的另一实施方式的3D集成电路布线200”。30集成电路布线200”被示出为遵循形成将金属层204”至206”和过孔元件208”与KOZ 212”隔离的多个非连续的虚拟墙元件210”的图案化处理。非连续的虚拟墙元件210”以与相对于图2至图6描述的虚拟墙元件210和210’相似的方式形成。然而，图7中所示的每个虚拟墙元件210”均包括多个独立墙段(individual wall segment)218。独立墙段218沿着长度方向(即，沿着X轴)和宽度方向(即，沿着Y轴)彼此分离。此外，独立墙段218可以在长度方向上(S卩，沿着X轴)和宽度方向上(即，沿着Y轴)彼此对齐。通过这种方式，独立墙段218增加了相对于KOZ212”设置204”至206”以及过孔元件208”的精度。此外，因为单个墙段218比常规形成的连续墙小许多，所以，独立墙段218进一步减少了施加给整体非连续虚拟墙元件210”的应力。
[0029]现转向图8，流程图示出了根据本公开的非限制性实施方式的形成3D集成电路布线的方法。该方法以操作800开始，并且在操作802处，在基板上形成第一介电层，并且在第一介电层中形成(即，图案化)第一金属层。在操作804处，在第一金属层中图案化一个或多个第一过孔层。在操作806处，在第一金属层处形成非连续的虚拟墙元件的第一层。非连续的虚拟墙元件的第一层保持第一金属层和第一互联元件的图案。非连续的虚拟墙元件的组合限定了延伸至非连续虚拟墙元件的内侧的介电层的排除区域。
[0030]在操作808处，在第一金属层上形成第二介电层，并且在第二介电层中图案化第二金属层。在操作810处，在第二金属层中图案化一个或多个第二过孔元件。在操作812处，在第二金属层处形成非连续虚拟墙元件的第二层。非连续虚拟墙元件的第二层保持了第二金属层和第二过孔的图案。在操作814处，通过上述所述层利用金属层、过孔元件以及非连续虚拟墙元件堆叠并且图案化附加的介电层，从而形成3D集成电路布线的期望的厚度。各个层处形成的非连续虚拟墙元件将金属层和过孔元件的图案保持为例如在BEOL处理中堆叠形成的3D集成电路布线。在操作816处，导电TSV形成在位于相邻于非连续虚拟墙的内侧的KOZ处并且垂直延伸穿过3D集成电路布线，并且在操作818处方法结束。根据实施方式，TSV垂直延伸穿过3D集成电路布线的厚度并且邻近于在各个层处形成的各个非连续虚拟墙元件而形成。
[0031]如上面详细描述的，本发明的各种非限制性实施方式包括3D集成电路布线，3D集成电路布线包括在BEOL制备处理中通过层保护有源金属层和过孔层的图案的非连续虚拟墙元件。进一步地，非连续虚拟墙元件保护有源金属层和过孔层的图案，而不将任何额外的机械应力引入至附近过孔。通过这种方式，防止了有源金属层和互连的扭曲影响，尤其防止在由非连续虚拟墙元件支撑的有源金属层的侧部处的扭曲影响。
[0032]出于示出之目的，呈现了对本发明的各种实施方式的描述，但是，并不旨在穷尽或限制到所公开的实施方式。在不背离所描述实施方式的范围和实质的情况下，各种修改和变形对本领域普通技术人员来说是显而易见的。本文中选择使用的术语对实施方式的原理、实际应用、或在市场上找出的技术的技术改进进行最佳说明，或者能够使本领域普通技术人员能够理解本文公开的实施方式。
[0033]本文使用的术语仅用于描述【具体实施方式】之目的并且并不旨在限制本发明。如本文中使用的，单数形式“一个(a)”、“一个(an)”、以及“该”也旨在包括复数形式，除非上下文另有清晰指示。应当进一步理解的是，本说明书中使用的术语“包括(compr i se s)”和/或“包括(comprising)”指定了所述特征、整体、步骤、操作、元件和/或部件的存在，但并不排除存在或添加一种或多种特征、整体、步骤、操作、元件部件和/或其组合。
[0034]以下权利要求中的所有的装置或步骤加上功能元件的对应结构、材料、作用以及等同物旨在包括结合特定要求保护的其他要求保护元件而执行功能的任何结构、材料或作用。出于示出性和描述性之目的呈现了对本发明的描述，但并不旨在通过公开形式穷尽或限制到本发明。在不背离本发明的范围和精神的情况下，各种修改和变形对本领域普通技术人员来说是显而易见的。选择和描述实施方式以对本发明的教导和实际应用的原理进行最佳说明，并使得本领域普通技术人员能够理解适于特定的预期应用而变形的本发明的各种实施方式。
[0035]本文描述的流程图仅是一个实例。在不背离本发明的精神的情况下，本文描述的示图或操作存在多种变形。例如，操作可以不同的顺序执行，操作可以被添加、删除、或修改。所有这些变形被视为要求保护的发明的一部分。
[0036]尽管已经描述了各种实施方式，然而，本领域技术人员应当理解的是，现在和将来，可做出落在下列权利要求的范围内的各种修改。这些权利要求应被解释为保持了对首先描述的发明的适当保护。
【主权项】
1.一种包括形成在基板上的多个堆叠式介电层级的三维集成电路布线，所述三维集成电路布线包括: 多个金属层级，所述多个金属层级在相应的介电层中被图案化，每个介电层均限定所述三维集成电路布线的介电层级； 多个电路过孔，所述多个电路过孔被图案化为将相应介电层级中的至少一个第一金属层级连接至不同的相应介电层级中的至少一个第二金属层级； 电路布线排除区域，所述电路布线排除区域与贯通基板通孔相关联；以及 多个非连续的虚拟墙元件，所述多个非连续的虚拟墙元件在所述三维集成电路布线中限定的电路布线排除区域内的对应介电层级中被图案化。2.根据权利要求1所述的三维集成电路布线，进一步包括形成在所述电路布线排除区域中的至少一个贯通基板通孔，所述至少一个贯通基板通孔垂直延伸穿过所述基板和多个介电层级。3.根据权利要求2所述的三维集成电路布线，其中，所述至少一个贯通基板通孔以第一垂直距离垂直延伸穿过所述三维集成电路布线，并且其中，所述非连续的虚拟墙元件以第二垂直距离垂直延伸穿过所述三维集成电路布线，并且其中，所述第二垂直距离比所述第一垂直距离小至少一个介电层级。4.根据权利要求3所述的三维集成电路布线，进一步包括将第一金属层级电连接至所述第二金属层级的至少一个过孔元件。5.根据权利要求4所述的三维集成电路布线，其中，每个非连续的虚拟墙元件均包括彼此分离的多个独立墙单元。6.根据权利要求5所述的三维集成电路布线，其中，所述独立墙单元沿着第一方向彼此对齐。7.根据权利要求4所述的三维集成电路布线，其中，每个非连续的虚拟墙元件均包括沿着所述第一方向和与所述第一方向相对的第二方向分离的多个独立墙段。8.根据权利要求7所述的三维集成电路布线，其中，所述独立墙段沿着所述第一方向并且沿着所述第二方向彼此对齐。9.根据权利要求4所述的三维集成电路布线，其中，至少一个集成电路布线与所述电路布线排除区域的外侧间隔开。10.根据权利要求4所述的三维集成电路布线，其中，电路布线与所述电路布线排除区域的所述外侧邻接。11.一种形成三维集成电路布线的方法，所述方法包括: 将多个介电层级堆叠在基板上，以限定所述三维集成电路布线的厚度； 执行后端线路处理，以在所述介电层级的至少一个中图案化金属层级和过孔； 在相应金属层级处图案化多个非连续的虚拟墙元件； 并且在相关联的电路布线排除区域中形成贯通基板通孔。12.根据权利要求11所述的方法，进一步包括:在使用所述非连续的虚拟墙元件保护相应金属层级的集成电路布线的同时，形成垂直穿过所述三维集成电路布线的贯通基板通孔。13.根据权利要求12所述的方法，进一步包括:使所述非连续的虚拟墙元件以第一垂直距离垂直延伸穿过所述三维集成电路布线，并且进一步使所述贯通基板通孔以第二垂直距离垂直延伸穿过所述三维集成电路布线，其中，所述第二垂直距离比所述第一垂直距离大至少一个介电层级。14.根据权利要求13所述的方法，进一步包括:将第一金属层级电连接至第二金属层级。15.根据权利要求14所述的方法，其中，每个非连续的虚拟墙元件均包括彼此分离的多个独立墙单元。16.根据权利要求15所述的方法，进一步包括:使所述独立墙单元沿着所述第一方向对齐。17.根据权利要求14所述的方法，其中，每个非连续的虚拟墙元件均包括沿着所述第一方向和与所述第一方向相对的第二方向彼此分离的多个独立墙段。18.根据权利要求17所述的方法，进一步包括:使所述独立墙段沿着所述第一方向并且沿着与所述第一方向垂直的第二方向对齐。19.根据权利要求14所述的方法，进一步包括:使第一集成电路布线和第二集成电路布线与所述电路布线排除区域的外侧间隔一定距离。20.根据权利要求14所述的方法，进一步包括:使至少一个集成电路布线与所述电路布线排除区域的外侧邻接。
【专利摘要】本发明涉及包围集成电路布线附近的贯通基板通孔的非连续虚拟结构。一种包括形成在基板上的多个堆叠式介电层级的三维(3D)集成电路布线，包括图案化在电路布线排除区域(KOZ)周围的对应介电层级中的多个非连续的虚拟墙。该非连续的虚拟墙形成在电路布线KOZ中并且具有沿着限定长度的第一方向延伸的外侧和相对的内侧。电路布线段位于第一金属层级处并且第二电路布线段位于与第一金属层级不同的第二金属层级处。第一金属层级和第二金属层级位于至少一个非连续的虚拟墙的相邻内侧。
【IPC分类】H01L21/768, H01L23/522
【公开号】CN105633013
【申请号】CN201510813213
【发明人】陈奋, 穆克塔·G·法鲁克, 约翰·M·萨夫兰
【申请人】格罗方德半导体U.S.2有限责任公司
【公开日】2016年6月1日
【申请日】2015年11月20日
【公告号】US20160148863