薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法
【专利摘要】一种薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法，其中该薄膜晶体管包括在衬底上的第一导电极、位于该第一导电极上的第一绝缘层、位于该第一绝缘层上的第二导电极、位于该第二导电极上的半导体层、位于该半导体层上的第二绝缘层、以及位于该第二绝缘层上的第三导电极，其中贯穿该第二导电极和该第一绝缘层形成有过孔，该半导体层填入该过孔中并与该第一导电极和该第二导电极电性连接，该第一导电极为源极和漏极中的其中之一，该第二导电极为源极和漏极中的另一，该第三导电极为栅极。该薄膜晶体管结构可以使宽长比(W/L)做到较大，降低了该薄膜晶体管的尺寸，该薄膜晶体管占用空间小，像素单元的开口率更高，显示屏的边框也可以更窄。
【专利说明】
薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法
技术领域
[0001]本发明涉及半导体技术领域，且特别是涉及一种薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法。
【背景技术】
[0002]薄膜晶体管(TFT)是液晶显示器的关键部件，图1为现有技术中的其中一种薄膜晶体管的剖面结构示意图，如图1所示，现有薄膜晶体管包括在衬底10上的栅极11、栅极绝缘层12、在该栅极绝缘层12上的半导体层13和掺杂半导体层14、在该掺杂半导体层14上的源极15a和漏极15b。
[0003]随着显示技术的发展，目前液晶显示屏的像素值越来越高，且液晶显示屏的边框越来越窄，但薄膜晶体管的大小限制了像素单元(pixel)的开口率和将栅极驱动电路集成制作在阵列基板上(Gate In Array，GIA)边框的大小。其中，像素单元的开口率指一个像素单元中透光的面积与整个像素的面积之比，对像素单元而言，遮光区域是薄膜晶体管和存储电容电极等不透明的金属，因此薄膜晶体管的尺寸较大会造成遮光区域面积变大，进而相应透光区域面积变少，从而影响到像素单元的开口率。当采用将栅极驱动电路集成制作在阵列基板上(Gate In Array,GIA)时，薄膜晶体管的尺寸也会影响到液晶显示屏的边框大小，如果薄膜晶体管的尺寸较大时，那么会造成集成栅极驱动电路的边框随之变宽。
[0004]如上述，薄膜晶体管的大小会限制像素单元的开口率和GIA边框的大小，进而影响到液晶显示效果和窄边框设计。由于来自背光源的光线从基板背面照射到沟道区域中的非晶硅时，会出现漏电流，进而引起像素电压的不稳定，现有技术中为了不让非晶硅照射到光，从而避免产生光漏电流，栅极会做得比非晶硅较大；另一方面，为了给像素单元充电，保证充电率，薄膜晶体管的沟道宽长比(W/L)必须足够大，然而受现有技术的曝光工艺制程的影响，沟道长度L一般不容易变小，只能增大沟道宽度W，结果造成薄膜晶体管的尺寸变大。
[0005]因此，为了确保像素单元的充电和栅极驱动电路的工作，现有技术中的薄膜晶体管的尺寸都做得较大，大大占用了阵列基板上的版图空间，使得高开口率、窄边框变得很艰难。
【发明内容】
[0006]本发明的目的在于提供一种薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法，以解决现有技术中由于薄膜晶体管的尺寸较大，造成像素单元的开口率较低以及无法实现窄边框的问题。
[0007]本发明解决其技术问题是采用以下的技术方案来实现的。
[0008]本发明提供一种薄膜晶体管的制作方法，该制作方法包括步骤:
[0009]在衬底上形成第一导电极；
[0010]在该第一导电极上形成第一绝缘层和第二导电极，并且形成贯穿该第二导电极和该第一绝缘层的过孔；
[0011]在该第二导电极上形成半导体层，该半导体层填入该过孔中并与该第一导电极和该第二导电极电性连接；
[0012]在该半导体层上形成第二绝缘层，以及在该第二绝缘层上形成第三导电极；
[0013]其中，该第一导电极为源极和漏极中的其中之一，该第二导电极为源极和漏极中的另一，该第三导电极为栅极。
[0014]进一步地，还包括在该第一导电极与该第一绝缘层之间形成第一掺杂半导体层，以及在该第二导电极与该第一绝缘层之间形成第二掺杂半导体层，该半导体层还与该第一掺杂半导体层及该第二掺杂半导体层电性连接。
[0015]进一步地，在该第一导电极上形成该第一掺杂半导体层、该第一绝缘层、该第二掺杂半导体层和该第二导电极的具体步骤包括:在该第一导电极上依次沉积第一掺杂半导体材料层、第一绝缘材料层、第二掺杂半导体材料层和第二金属层，然后通过光罩制程对该第二金属层、该第二掺杂半导体材料层、该第一绝缘材料层和该第一掺杂半导体材料层进行刻蚀图形化以分别形成该第二导电极、该第二掺杂半导体层、该第一绝缘层和该第一掺杂半导体层，并且在该光罩制程中同时形成该过孔。
[0016]本发明还提供一种薄膜晶体管，包括在衬底上的第一导电极、位于该第一导电极上的第一绝缘层、位于该第一绝缘层上的第二导电极、位于该第二导电极上的半导体层、位于该半导体层上的第二绝缘层、以及位于该第二绝缘层上的第三导电极，其中贯穿该第二导电极和该第一绝缘层形成有过孔，该半导体层填入该过孔中并与该第一导电极和该第二导电极电性连接，该第一导电极为源极和漏极中的其中之一，该第二导电极为源极和漏极中的另一，该第三导电极为栅极。
[0017]进一步地，该第一导电极为源极，该第二导电极为漏极；或者该第一导电极为漏极，该第二导电极为源极。
[0018]进一步地，还包括第一掺杂半导体层和第二掺杂半导体层，该第一掺杂半导体层位于该第一导电极与该第一绝缘层之间，该第二掺杂半导体层位于该第二导电极与该第一绝缘层之间，该半导体层还与该第一掺杂半导体层及该第二掺杂半导体层电性连接。
[0019]进一步地，该第一导电极突出连接有第一连接部，该第二导电极突出连接有第二连接部，该第三导电极突出连接有第三连接部，该第一连接部、该第二连接部和该第三连接部之间各自相互错开布置。
[0020]进一步地，该第三连接部设置在该第一连接部与该第二连接部之间，该第一连接部、该第二连接部和该第三连接部之间各自相互错开90°布置。
[0021]进一步地，该过孔形成在该薄膜晶体管的中部位置，该第一导电极的轮廓为圆形或方形，该第二导电极的轮廓为圆环形或方环形，该第三导电极的轮廓为圆形或方形，该半导体层的轮廓为圆形或方形，该过孔的轮廓为圆形或方形。
[0022]本发明还提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括步骤:
[0023]在衬底上形成第一导电极；
[0024]在该第一导电极上形成第一绝缘层和第二导电极，并且形成贯穿该第二导电极和该第一绝缘层的过孔；
[0025]在该第二导电极上形成半导体层，该半导体层填入该过孔中并与该第一导电极和该第二导电极电性连接；
[0026]在该半导体层上形成第二绝缘层，以及在该第二绝缘层上形成第三导电极；
[0027]在该第三导电极上形成第三绝缘层，在该第三绝缘层和该第二绝缘层中形成贯穿的通孔以露出该第二导电极，以及在该第三绝缘层上形成像素电极，该像素电极填入该通孔中并与该第二导电极电性连接；
[0028]其中，该第一导电极为源极和漏极中的其中之一，该第二导电极为源极和漏极中的另一，该第三导电极为栅极。
[0029]进一步地，还包括在该第一导电极与该第一绝缘层之间形成第一掺杂半导体层，以及在该第二导电极与该第一绝缘层之间形成第二掺杂半导体层，该半导体层还与该第一掺杂半导体层及该第二掺杂半导体层电性连接。
[0030]本发明还提供一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板上设有多个如上所述的薄膜晶体管，该多个薄膜晶体管在该薄膜晶体管阵列基板上呈阵列排布。
[0031]进一步地，每个薄膜晶体管上还形成有位于该第三导电极上的第三绝缘层以及位于该第三绝缘层上的像素电极，其中贯穿该第三绝缘层和该第二绝缘层形成有通孔，该像素电极填入该通孔中并与该第二导电极电性连接。
[0032]本发明实施例提供的薄膜晶体管及制作方法和薄膜晶体管阵列基板及制作方法，该第一绝缘层位于该第一导电极与该第二导电极之间，该第一导电极与该第二导电极位于不同的膜层上，该过孔贯穿该第二导电极、该第一绝缘层和该第一导电极设置，该半导体层填入该过孔中将该第一导电极与该第二导电极电性连接。该过孔的周长即为该薄膜晶体管的沟道宽度W，该第一绝缘层的厚度即为该薄膜晶体管的沟道长度L，该第一绝缘层的厚度的大小可以进行控制，与现有技术中沟道长度L受曝光工艺影响不可以减少相比，本发明实施例中沟道长度L(即该第一绝缘层的厚度)不受曝光工艺影响，该第一绝缘层的厚度可以做的较薄，因此可以使该薄膜晶体管的宽长比(W/L)做到较大，降低了该薄膜晶体管的尺寸，该薄膜晶体管占用空间小，从而像素单元的开口率更高，且集成栅极驱动电路的边框也可以更窄。另外，该半导体层位于该第一导电极与该第三导电极之间，没有被光照射到出现光漏电流的问题。
【附图说明】
[0033]图1为现有技术中的其中一种薄膜晶体管的剖面结构示意图。
[0034]图2a至图2b为本发明实施例在制作薄膜晶体管的第一导电极时的结构示意图。
[0035]图3a至图3b为本发明实施例在制作薄膜晶体管的第二导电极时的结构示意图。
[0036]图4a至图4b为本发明实施例在制作薄膜晶体管的半导体层时的结构示意图。
[0037]图5a至图5b为本发明实施例在制作薄膜晶体管的第三导电极时的结构示意图。
[0038]图6为本发明另一实施例中的薄膜晶体管的剖面结构示意图。
[0039]图7a至7e为本发明实施例在制作薄膜晶体管阵列基板时的结构示意图。
[0040]图8为本发明另一实施例中的薄膜晶体管阵列基板的剖面结构示意图。
【具体实施方式】
[0041]为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的【具体实施方式】、结构、特征及其功效，详细说明如后。
[0042]需要说明的是，为了图示的清楚起见，本发明的附图仅显示了与本发明的创造点相关的结构特征，而对于其他结构特征则进行了省略。
[0043]本发明实施例提供一种薄膜晶体管及制作方法。图2a至图2b为本发明实施例在制作薄膜晶体管的第一导电极时的结构示意图，如图2a至图2b所示，在衬底50上形成第一导电极51。
[0044]具体地，可以在该衬底50上通过磁控溅射或PECVD等方式先沉积第一金属层，然后通过光罩制程(上光阻、曝光、显影、刻蚀、去光阻等工艺)对该第一金属层进行刻蚀图形化以形成该第一导电极51。
[0045]该第一导电极51的轮廓可以是圆形(在本实施例中为圆形)、方形或者其他形状。
[0046]另外，该第一导电极51还一体地突出连接有第一连接部51a。
[0047]图3a至图3b为本发明实施例在制作薄膜晶体管的第二导电极时的结构示意图，如图3a至图3b所不，在该第一导电极51上形成第一掺杂半导体层52、第一绝缘层53、第二掺杂半导体层54和第二导电极55，并且形成贯穿该第二导电极55、该第二掺杂半导体层54、该第一绝缘层53和该第一掺杂半导体层52的过孔80。
[0048]具体地，可以在该第一导电极51上通过磁控溅射或PECVD等方式依次沉积第一掺杂半导体材料层、第一绝缘材料层、第二掺杂半导体材料层和第二金属层，然后通过光罩制程对该第二金属层、该第二掺杂半导体材料层、该第一绝缘材料层和该第一掺杂半导体材料层进行刻蚀图形化以分别形成该第二导电极55、该第二掺杂半导体层54、该第一绝缘层53和该第一掺杂半导体层52，并且在光罩制程中同时形成该过孔80，使该源极51的上表面、该第一掺杂半导体层52的侧壁、该第二掺杂半导体层54的侧壁和该第二导电极55的侧壁均通过该过孔80露出。
[0049]该第一导电极51和该第二导电极55处在不同层，且该第一导电极51与该第二导电极55之间通过该第一绝缘层53隔开。该第一导电极51可以是源极和漏极中的其中之一，该第二导电极55可以是源极和漏极中的另一，例如当该第一导电极51为源极时，该第二导电极55则为漏极；当该第一导电极51为漏极时，该第二导电极55则为源极。
[0050]该第二导电极55的轮廓可以是圆环形(在本实施例中为圆环形)、方环形或者其他形状。
[0051]该过孔80的轮廓可以是圆形(在本实施例中为圆形)、方形或者其他形状。
[0052]优选地，该过孔80开设在该薄膜晶体管的中部位置。
[0053]另外，该第二导电极55还一体地突出连接有第二连接部55a。在本实施例中，该第一导电极51的第一连接部5 Ia和该第二导电极55的第二连接部55a分别朝向相反的方向突出延伸，即该第一连接部51a和该第二连接部55a之间呈180°。
[0054]本实施例中，在该第一导电极51与该第一绝缘层53之间设有该第一掺杂半导体层52，在该第二导电极55与该第一绝缘层53之间设有该第二掺杂半导体层54。在其他实施例中，该第一掺杂半导体层52和该第二掺杂半导体层54也可以省略(参图6)。
[0055]图4a至图4b为本发明实施例在制作薄膜晶体管的半导体层时的结构示意图，如图4a至图4b所示，在该第二导电极55上形成半导体层56，该半导体层56填入该过孔80中并与该第一导电极51、该第一掺杂半导体层52、该第二掺杂半导体层54和该第二导电极55电性连接。
[0056]具体地，可以在该第二导电极55上通过磁控溅射或PECVD等方式沉积半导体材料层，然后通过光罩制程对该半导体材料层进行刻蚀图形化以形成该半导体层56，该半导体层56填入该过孔80中并与该源极51的上表面、该第一掺杂半导体层52的侧壁、该第二掺杂半导体层54的侧壁和该漏极55的侧壁均电性连接。
[0057]该半导体层56的轮廓可以是圆形(在本实施例中为圆形)、方形或者其他形状。
[0058]本实施例中，该半导体层56包括圆形的底部平面56a、圆环形的顶部平面56b以及连接在该底部平面56a与该顶部平面56b之间的圆筒状的筒状部56c，该底部平面56a与该源极51的上表面接触连接，该顶部平面56b与该漏极55的上表面接触连接，该筒状部56c同时与该第一掺杂半导体层52的侧壁、该第二掺杂半导体层54的侧壁和该漏极55的侧壁接触连接。
[0059]本实施例中，该半导体层56采用非晶娃，该第一掺杂半导体层52和该第二掺杂半导体层54采用掺杂非晶硅。该第一导电极51可以通过该第一掺杂半导体层52与该半导体层56电连接，以降低该第一导电极51与该半导体层56之间的界面电阻。该第二导电极55可以通过该第二掺杂半导体层54与该半导体层56电连接，以降低该第二导电极55与该半导体层56之间的界面电阻。在其他实施例中，该半导体层56也可以采用其他的半导体材料(例如多晶硅、金属氧化物如IGZO等)制成，此时该第一掺杂半导体层52和该第二掺杂半导体层54也可以省略(参图6)。
[0060]图5a至图5b为本发明实施例在制作薄膜晶体管的第三导电极时的结构示意图，如图5a至图5b所示，在该半导体层56上形成第二绝缘层57，以及在该第二绝缘层57上形成第三导电极58。
[0061]具体地，可以在该半导体层56上通过磁控溅射或PECVD等方式沉积一层绝缘材料以形成该第二绝缘层57，该第二绝缘层57在与该过孔80相对应的位置也顺应地填入该过孔80中，然后在该第二绝缘层57上通过磁控溅射或PECVD等方式沉积第三金属层，通过光罩制程对该第三金属层进行刻蚀图形化以形成该第三导电极58，该第三导电极58在与该过孔80相对应的位置也顺应地填入该过孔80中。
[0062]该第三导电极58为栅极，该第三导电极58与该半导体层56之间通过该第二绝缘层57隔开，因此该第二绝缘层57也可称为栅极绝缘层。
[0063]该第三导电极58的轮廓可以是圆形(在本实施例中为圆形)、方形或者其他形状。
[0064]另外，该第三导电极58还一体地突出连接有第三连接部58a。在本实施例中，该第三导电极58的第三连接部58a设置在该第一导电极51的第一连接部51a与该第二导电极55的第二连接部55a之间，优选地，该第一连接部51a、该第二连接部55a和该第三连接部58a之间各自相互错开90°布置，如图5b所示。
[0065]请参图5a，本发明实施例提供的薄膜晶体管包括在衬底50上的第一导电极51、位于该第一导电极51上的第一掺杂半导体层52、位于该第一掺杂半导体层52上的第一绝缘层53、位于该第一绝缘层53上的第二掺杂半导体层54、位于该第二掺杂半导体层54上的第二导电极55、位于该第二导电极55上的半导体层56、位于该半导体层56上的第二绝缘层57、以及位于该第二绝缘层57上的第三导电极58。其中，贯穿该第二导电极55、该第二掺杂半导体层54、该第一绝缘层53和该第一掺杂半导体层52形成有过孔80，该半导体层56填入该过孔80中并与该第一导电极51、该第一掺杂半导体层52、该第二掺杂半导体层54和该第二导电极55电性连接，该第二绝缘层57在与该过孔80相对应的位置也顺应地填入该过孔80中，该第三导电极58在与该过孔80相对应的位置也顺应地填入该过孔80中。
[ΟΟ??]该第一导电极51、该第二导电极55和该第三导电极58分别位于不同层，该第一导电极51与该第二导电极55之间通过该第一绝缘层53隔开，该第三导电极58与该半导体层56之间通过该第二绝缘层57隔开。
[0067]该第一导电极51为源极和漏极中的其中之一，该第二导电极55为源极和漏极中的另一，例如该第一导电极51为源极，该第二导电极55为漏极;或者该第一导电极51为漏极，该第二导电极55为源极。该第三导电极58为栅极。
[0068]请参图5b，该第一导电极51突出连接有第一连接部51a，该第二导电极55突出连接有第二连接部55a，该第三导电极58突出连接有第三连接部58a。当该薄膜晶体管应用在液晶显示器(IXD)或者有机发光二级管显示器(OLED)的阵列基板上时，该第一连接部51a可用于与数据线相连，该第二连接部55a可用于与像素电极相连，该第三连接部58a可用于与扫描线相连。
[0069]图6为本发明另一实施例中的薄膜晶体管的剖面结构示意图，请参图6，本发明另一实施例提供的薄膜晶体管包括在衬底50上的第一导电极51、位于该第一导电极51上的第一绝缘层53、位于该第一绝缘层53上的第二导电极55、位于该第二导电极55上的半导体层56、位于该半导体层56上的第二绝缘层57、以及位于该第二绝缘层57上的第三导电极58。其中，贯穿该第二导电极55和该第一绝缘层53形成有过孔80，该半导体层56填入该过孔80中并与该第一导电极51和该第二导电极55电性连接。也就是说，在本实施例中，省略了该第一掺杂半导体层52和该第二掺杂半导体层54，该第一绝缘层53直接夹设在该第一导电极51与该第二导电极55之间，此时该半导体层56可以采用多晶硅、金属氧化物如IGZO等制成。本实施例的其他结构及制作方法可以参见上述图2a至图5b中的描述，在此不再赘述。
[0070]上述的薄膜晶体管可以应用于液晶显示器(LCD)或者有机发光二级管显示器(OLED)的阵列基板上，因此本发明实施例还提供一种薄膜晶体管阵列基板及制作方法。图7a至7e为本发明实施例在制作薄膜晶体管阵列基板时的结构示意图，请参图7a至7e，该薄膜晶体管阵列基板的制作方法包括:
[0071]请参图7a，在衬底50上形成第一导电极51。本步骤的具体内容可以参见上述与图2a至图2b相关的描述，在此不再赘述。
[0072]请参图7b，在该第一导电极51上形成第一掺杂半导体层52、第一绝缘层53、第二掺杂半导体层54和第二导电极55，并且形成贯穿该第二导电极55、该第二掺杂半导体层54、该第一绝缘层53和该第一掺杂半导体层52的过孔80。本步骤的具体内容可以参见上述与图3a至图3b相关的描述，在此不再赘述。
[0073]请参图7c，在该第二导电极55上形成半导体层56，该半导体层56填入该过孔80中，使该半导体层56与该第一导电极51、该第一掺杂半导体层52、该第二掺杂半导体层54和该第二导电极55电性连接。本步骤的具体内容可以参见上述与图4a至图4b相关的描述，在此不再赘述。
[0074]请参图7d，在该半导体层56上形成第二绝缘层57，然后在该第二绝缘层57上形成第三导电极58。本步骤的具体内容可以参见上述与图5a至图5b相关的描述，在此不再赘述。
[0075]请参图7e，在该第三导电极58上形成第三绝缘层59，在该第三绝缘层59和该第二绝缘层57中形成贯穿的通孔90以露出该第二导电极55，以及在该第三绝缘层59上形成像素电极60，该像素电极60填入该通孔90中并与该第二导电极55电性连接。
[0076]具体地，可以在该第三导电极58上通过磁控溅射或PECVD等方式沉积一层绝缘材料以形成该第三绝缘层59，然后在该第三绝缘层59上通过磁控溅射或PECVD等方式沉积导电材料层(如ITO或IZO等)，通过光罩制程对该导电材料层进行刻蚀图形化以形成该像素电极60，该像素电极60填入该通孔90中并与该第二导电极55电性连接。
[0077]本发明实施例还提供一种薄膜晶体管阵列基板，在该薄膜晶体管阵列基板上设有多个上述的薄膜晶体管，该多个薄膜晶体管在该薄膜晶体管阵列基板上呈阵列排布。
[0078]具体地，请参图7e，薄膜晶体管阵列基板上的每个薄膜晶体管包括在衬底50上的第一导电极51、位于该第一导电极51上的第一掺杂半导体层52、位于该第一掺杂半导体层52上的第一绝缘层53、位于该第一绝缘层53上的第二掺杂半导体层54、位于该第二掺杂半导体层54上的第二导电极55、位于该第二导电极55上的半导体层56、位于该半导体层56上的第二绝缘层57、以及位于该第二绝缘层57上的第三导电极58，每个薄膜晶体管上还形成有位于该第三导电极58上的第三绝缘层59以及位于该第三绝缘层59上的像素电极60。其中，贯穿该第二导电极55、该第二掺杂半导体层54、该第一绝缘层53和该第一掺杂半导体层52形成有过孔80，该半导体层56填入该过孔80中并与该第一导电极51、该第一掺杂半导体层52、该第二掺杂半导体层54和该第二导电极55电性连接，该第二绝缘层57在与该过孔80相对应的位置也顺应地填入该过孔80中，该第三导电极58在与该过孔80相对应的位置也顺应地填入该过孔80中；贯穿该第三绝缘层59和该第二绝缘层57形成有通孔90，该像素电极60填入该通孔90中并与该第二导电极55电性连接。在本实施例中，该半导体层56采用非晶娃，该第一掺杂半导体层52和该第二掺杂半导体层54采用掺杂非晶娃。
[0079]图8为本发明另一实施例中的薄膜晶体管阵列基板的剖面结构示意图，请参图8，在本发明另一实施例提供的薄膜晶体管阵列基板上，每个薄膜晶体管包括在衬底50上的第一导电极51、位于该第一导电极51上的第一绝缘层53、位于该第一绝缘层53上的第二导电极55、位于该第二导电极55上的半导体层56、位于该半导体层56上的第二绝缘层57以及位于该第二绝缘层57上的第三导电极58，每个薄膜晶体管上还形成有位于该第三导电极58上的第三绝缘层59以及位于该第三绝缘层59上的像素电极60。其中，贯穿该第二导电极55和该第一绝缘层53形成有过孔80，该半导体层56填入该过孔80中并与该第一导电极51和该第二导电极55电性连接。也就是说，在本实施例中，省略了该第一掺杂半导体层52和该第二掺杂半导体层54，该第一绝缘层53直接夹设在该第一导电极51与该第二导电极55之间，此时该半导体层56可以采用多晶硅、金属氧化物如IGZO等制成。本实施例的其他结构及制作方法可以参见上述图7a至图7e中的描述，在此不再赘述。
[0080]综合上述，该第一绝缘层53位于该第一导电极51与该第二导电极55之间，该第一导电极51与该第二导电极55位于不同的膜层上，该过孔80贯穿该第二导电极55、该第一绝缘层53和该第一导电极51设置，该半导体层56填入该过孔80中将该第一导电极51与该第二导电极55电性连接。该过孔80的周长即为该薄膜晶体管的沟道宽度W，该第一绝缘层53的厚度即为该薄膜晶体管的沟道长度L，该第一绝缘层53的厚度的大小可以进行控制，与现有技术中沟道长度L受曝光工艺影响不可以减少相比，本发明实施例中沟道长度L(即该第一绝缘层53的厚度)不受曝光工艺影响，该第一绝缘层53的厚度可以做的较薄，因此可以使该薄膜晶体管的宽长比(W/L)做到较大，降低了该薄膜晶体管的尺寸，该薄膜晶体管占用空间小，从而像素单元的开口率更高，且集成栅极驱动电路的边框也可以更窄。另外，该半导体层56位于该第一导电极51与该第三导电极58之间，没有被光照射到出现光漏电流的问题。
[0081]以上所述，仅是本发明较佳实施例而已，并非对发明对做任何形式的限时，虽然本发明以较佳的实施例揭露如上，然而并非用于限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用以上所揭露的技术内容做出些更动或修饰为等同变化的等同实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改与等同变化与修饰，均属于本发明技术方案的范围内。
【主权项】
1.一种薄膜晶体管的制作方法，其特征在于，该制作方法包括步骤: 在衬底(50)上形成第一导电极(51); 在该第一导电极(51)上形成第一绝缘层(53)和第二导电极(55)，并且形成贯穿该第二导电极(55)和该第一绝缘层(53)的过孔(80); 在该第二导电极(55)上形成半导体层(56)，该半导体层(56)填入该过孔(80)中并与该第一导电极(51)和该第二导电极(55)电性连接； 在该半导体层(56)上形成第二绝缘层(57)，以及在该第二绝缘层(57)上形成第三导电极(58); 其中，该第一导电极(51)为源极和漏极中的其中之一，该第二导电极(55)为源极和漏极中的另一，该第三导电极(58)为栅极。2.如权利要求1所述的薄膜晶体管的制作方法，其特征在于，还包括在该第一导电极(51)与该第一绝缘层(53)之间形成第一掺杂半导体层(52)，以及在该第二导电极(55)与该第一绝缘层(53)之间形成第二掺杂半导体层(54)，该半导体层(56)还与该第一掺杂半导体层(52)及该第二掺杂半导体层(54)电性连接。3.如权利要求2所述的薄膜晶体管的制作方法，其特征在于，在该第一导电极(51)上形成该第一掺杂半导体层(52)、该第一绝缘层(53)、该第二掺杂半导体层(54)和该第二导电极(55)的具体步骤包括:在该第一导电极(51)上依次沉积第一掺杂半导体材料层、第一绝缘材料层、第二掺杂半导体材料层和第二金属层，然后通过光罩制程对该第二金属层、该第二掺杂半导体材料层、该第一绝缘材料层和该第一掺杂半导体材料层进行刻蚀图形化以分别形成该第二导电极(55)、该第二掺杂半导体层(54)、该第一绝缘层(53)和该第一掺杂半导体层(52)，并且在该光罩制程中同时形成该过孔(80)。4.一种薄膜晶体管，其特征在于，包括在衬底(50)上的第一导电极(51)、位于该第一导电极(51)上的第一绝缘层(53)、位于该第一绝缘层(53)上的第二导电极(55)、位于该第二导电极(55)上的半导体层(56)、位于该半导体层(56)上的第二绝缘层(57)、以及位于该第二绝缘层(57)上的第三导电极(58)，其中贯穿该第二导电极(55)和该第一绝缘层(53)形成有过孔(80)，该半导体层(56)填入该过孔(80)中并与该第一导电极(51)和该第二导电极(55)电性连接，该第一导电极(51)为源极和漏极中的其中之一，该第二导电极(55)为源极和漏极中的另一，该第三导电极(58)为栅极。5.如权利要求4所述的薄膜晶体管，其特征在于，该第一导电极(51)为源极，该第二导电极(55)为漏极;或者该第一导电极(51)为漏极，该第二导电极(55)为源极。6.如权利要求4所述的薄膜晶体管，其特征在于，还包括第一掺杂半导体层(52)和第二掺杂半导体层(54)，该第一掺杂半导体层(52)位于该第一导电极(51)与该第一绝缘层(53)之间，该第二掺杂半导体层(54)位于该第二导电极(55)与该第一绝缘层(53)之间，该半导体层(56)还与该第一掺杂半导体层(52)及该第二掺杂半导体层(54)电性连接。7.如权利要求4所述的薄膜晶体管，其特征在于，该第一导电极(51)突出连接有第一连接部(51a)，该第二导电极(55)突出连接有第二连接部(55a)，该第三导电极(58)突出连接有第三连接部(58a)，该第一连接部(51a)、该第二连接部(55a)和该第三连接部(58a)之间各自相互错开布置。8.如权利要求7所述的薄膜晶体管，其特征在于，该第三连接部(58a)设置在该第一连接部(51a)与该第二连接部(55a)之间，该第一连接部(51a)、该第二连接部(55a)和该第三连接部(58a)之间各自相互错开90°布置。9.如权利要求4所述的薄膜晶体管，其特征在于，该过孔(80)形成在该薄膜晶体管的中部位置，该第一导电极(51)的轮廓为圆形或方形，该第二导电极(55)的轮廓为圆环形或方环形，该第三导电极(58)的轮廓为圆形或方形，该半导体层(56)的轮廓为圆形或方形，该过孔(80)的轮廓为圆形或方形。10.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括步骤: 在衬底(50)上形成第一导电极(51); 在该第一导电极(51)上形成第一绝缘层(53)和第二导电极(55)，并且形成贯穿该第二导电极(55)和该第一绝缘层(53)的过孔(80); 在该第二导电极(55)上形成半导体层(56)，该半导体层(56)填入该过孔(80)中并与该第一导电极(51)和该第二导电极(55)电性连接； 在该半导体层(56)上形成第二绝缘层(57)，以及在该第二绝缘层(57)上形成第三导电极(58); 在该第三导电极(58)上形成第三绝缘层(59)，在该第三绝缘层(59)和该第二绝缘层(57)中形成贯穿的通孔(90)以露出该第二导电极(55)，以及在该第三绝缘层(59)上形成像素电极(60)，该像素电极(60)填入该通孔(90)中并与该第二导电极(55)电性连接； 其中，该第一导电极(51)为源极和漏极中的其中之一，该第二导电极(55)为源极和漏极中的另一，该第三导电极(58)为栅极。11.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，还包括在该第一导电极(51)与该第一绝缘层(53)之间形成第一掺杂半导体层(52)，以及在该第二导电极(55)与该第一绝缘层(53)之间形成第二掺杂半导体层(54)，该半导体层(56)还与该第一掺杂半导体层(52)及该第二掺杂半导体层(54)电性连接。12.—种薄膜晶体管阵列基板，其特征在于，该薄膜晶体管阵列基板上设有多个如权利要求4至9任一项所述的薄膜晶体管，该多个薄膜晶体管在该薄膜晶体管阵列基板上呈阵列排布。13.如权利要求12所述的薄膜晶体管阵列基板，其特征在于，每个薄膜晶体管上还形成有位于该第三导电极(58)上的第三绝缘层(59)以及位于该第三绝缘层(59)上的像素电极(60)，其中贯穿该第三绝缘层(59)和该第二绝缘层(57)形成有通孔(90)，该像素电极(60)填入该通孔(90)中并与该第二导电极(55)电性连接。
【文档编号】H01L21/336GK105977162SQ201610527591
【公开日】2016年9月28日
【申请日】2016年7月6日
【发明人】李海波, 邹忠飞, 何钰莹
【申请人】昆山龙腾光电有限公司