放射线影像传感器的制造方法
【专利摘要】放射线影像传感器(1A)包含电荷产生部(4)、将电荷产生部(4)中产生的电荷存储并传送的电路基板(3)。电路基板(3)具有半导体基板(10)、存储电荷产生部(4)中产生的电荷的电容部(5)、及配置于半导体基板(10)上的MOS型晶体管(7)。MOS型晶体管(7)包含连接于电容部(5)的一端、及与用以传送电荷的配线连接的另一端。电容部(5)包含半导体基板(10)的一部分的区域(10b)、配置于一部分的区域(10b)上且与电荷产生部(4)电连接的导电体层(31)、及夹于一部分的区域(10b)与导电体层(31)的绝缘层(22)。
【专利说明】
放射线影像传感器
技术领域
[0001 ]本发明涉及放射线影像传感器。
【背景技术】
[0002]在专利文献I中记载有用以获得数字放射线照片影像的装置。该装置是将放射线直接转换成电信号的直接转换型，具备邻接配置于电介质基板的上表面的电荷存储用的电容器及电荷传送用的晶体管。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献I:日本特开平6-342098号公报
【发明内容】
[0006]发明所要解决的问题
[0007]作为用以将X射线图像等的放射线图像转换成电性的图像数据的固体摄像装置，已知有在将放射线图像转换成光学图像后对该光学图像进行摄像而获得图像数据的方式(间接转换方式)的装置。另外，作为上述固体摄像装置，也有直接地摄像放射线图像而获得图像数据的方式(直接转换方式)的装置。在直接转换方式的装置中，例如将放射线直接地转换成电荷的固体材料(CdTe等)被设置于进行电荷的存储及传送的电路基板上。
[0008]在直接转换方式的装置中，用以进行电荷的存储的电容元件(电容器)需要在电路基板上配置于每个像素。电容元件例如具备:第I层，其形成于玻璃基板上且由导电材料(金属或多晶硅等)构成;绝缘膜，其成膜于第I层上且由绝缘材料(S12等)构成;及第2层，其形成于绝缘膜上且由导电材料构成。具有这样的结构的电容元件具有下述问题。绝缘膜的厚度越薄，则每单位面积的电容值越大。然而，在绝缘膜通过CVD等成膜的情况下，为了防止第I层与第2层的短路，绝缘膜需要某种程度的厚度，因而，难以将每单位面积的电容值设为较大。
[0009]本发明的一个方式的目的在于，提供一种可容易地将电容部的每单位面积的电容值设为较大的放射线影像传感器。
[0010]解决问题的技术手段
[0011]本发明的一个方式是放射线影像传感器，具备吸收放射线而产生电荷的电荷产生部、及存储并传送电荷产生部中产生的电荷的电路基板;电荷产生部配置于电路基板上，电路基板具有:半导体基板、存储电荷产生部中产生的电荷的电容部、及配置于半导体基板上且包含与电容部连接的一端及与用以传送电荷的配线连接的另一端的MOS型晶体管；电容部包含:半导体基板的一部分的区域、配置于一部分的区域上且与电荷产生部电连接的导电体层、及夹于一部分的区域与导电体层的绝缘层。
[0012]在本方式中，存储电荷的电容部包含:半导体基板的一部分的区域、配置于该一部分的区域上的导电体层、及夹于该一部分的区域及该导电体层之间的绝缘层。即，半导体基板的一部分的区域与导电体层经由绝缘层而相对，半导体基板的一部分的区域作为电容部中的一个电极而发挥功能。因此，通过本方式，可获得以下效果。可通过例如半导体基板表面的氧化来形成绝缘层。在该情况下，由于与绝缘层通过CVD等成膜的结构比较，可形成高质量且较薄的绝缘层，因而，可将电容部的每单位面积的电容值设为较大。因此，可抑制各像素的面积的增加且增加电容部的存储电荷量。若电容部的存储电荷量增加，则各像素的饱和电荷量随之增加，因而也有助于饱和的抑制。因此，在某像素的电荷传送用的晶体管因某种理由而不动作的情况、或通过大量的放射线的入射而产生过量电荷的情况等下，也可抑制该像素的电容部的饱和，且可降低电容部的故障及电荷的溢出。因可通过与MOS型晶体管的绝缘氧化膜或栅极电极相同的工艺形成电容部，因而可使制造工序变得简单。
[0013]在本方式中，导电体层也可由与MOS型晶体管的栅极电极的构成材料相同的材料构成。在该情况下，在形成MOS型晶体管时，由于可同时形成电容部，因而可使制造工序数更少。
[0014]在本方式中，电容部可还具有:杂质扩散区域，其扩散有赋予与半导体基板不同的导电类型的杂质；该杂质扩散区域邻接于半导体基板的一部分的区域，杂质扩散区域与导电体层彼此电连接。在该情况下，通过半导体基板与杂质扩散区域形成Pn结。在电容部的电荷存储量超过某阈值的情况下，因剩余电荷通过杂质扩散区域并流动于导电体层与半导体基板之间，因而可消除电荷的剩余。因此，在某像素的电荷传送用的晶体管因某种理由而不动作的情况、或通过大量的放射线的入射而产生过量电荷的情况下，也可进一步降低电容部的故障及电荷的溢出。由于上述半导体基板与杂质扩散区域之间的pn结部分具有电容成分，因而该电容成分有助于增大电容部的电容值。因此，可抑制各像素的面积的增加且进一步增加电容部的存储电荷量。
[0015]在本方式中，块体状(bulk)的电荷产生部与电路基板也可通过凸块接合(bumpbonding)而彼此连接。另外，在本方式中，电荷产生部也可通过吸收放射线而产生电荷的材料蒸镀于电路基板上而构成。任一情况下，均可将电荷产生部适当地配置于电路基板上。
[0016]发明的效果
[0017]根据本发明的上述一个方式，可提供一种能够容易地增大电容部的每单位面积的电容值的放射线影像传感器。
【附图说明】
[0018]图1是显示本发明的一个实施方式所涉及的放射线影像传感器的结构的侧剖面图。
[0019]图2是显示放射线影像传感器所具备的电路基板的结构的平面图。
[0020]图3是概略性地显示电路基板的内部结构的图。
[0021 ]图4是放大显示电路基板的一部分的上面图。
[0022]图5是放大显示电路基板的一部分的上面图。
[0023]图6是显示图5的V1-VI剖面的剖面图。
[0024]图7是显示图5的VI1-VII剖面的剖面图。
[0025]图8是放大显示第I变形例所涉及的电路基板的一部分的上面图。
[0026]图9是显示第2变形例所涉及的放射线影像传感器的结构的剖面图。
[0027]图10是显示第2变形例所涉及的放射线影像传感器的结构的剖面图。
[0028]图11是作为第3变形例，放大显示电路基板的一部分的上面图。
[0029]图12是显示图11的XI1-XII剖面的剖面图。
【具体实施方式】
[0030]以下，参照附图，详细地说明本发明的实施方式。还有，在附图的说明中，对同一要件标注同一符号，省略重复的说明。
[0031 ]图1是显示本实施方式所涉及的放射线影像传感器IA的结构的侧剖面图。另外，图2是显示放射线影像传感器IA所具备的电路基板3的结构的平面图。如图1所示，本实施方式的放射线影像传感器IA具备基底基板2、搭载于基底基板2上的电路基板3、及配置于电路基板3上的电荷产生部4。
[0032]电荷产生部4是吸收X射线等的放射线而产生与该放射线量对应的数量的电荷的块体状的构件。电荷产生部4呈沿电路基板3的上表面扩展的板状，且具有表面4a及背面4b。在表面4a，入射X射线图像等的放射线图像。背面4b与电路基板3相对。背面4b通过使用了多个凸块电极51的凸块接合(例如覆晶接合(flip chip bonding))而与电路基板3彼此电连接。电荷产生部4由包含例如0(^5丄(121^6、63厶8、11^、1'18广取12、？1312、31、66、及3-36中的至少一者的材料构成。在电荷产生部4的表面4a上，以覆盖该表面4a整体的方式设置有电极52，且用以施加偏置电压的接合线41a的一端连接于电极52的表面。
[0033]电路基板3是存储且传送电荷产生部4中产生的电荷的构件。电路基板3是例如所谓ASIC的集成电路，通过接合线41b与基底基板2电连接。如图2所示，电路基板3具有M行XN列(M、N为2以上的整数)的二维状排列的多个像素电路部3a。多个像素电路部3a分别构成放射线影像传感器IA的多个像素。各像素电路部3a具有用以存储自电荷产生部4接收的电荷的电容部、及用以自电容部输出所存储的电荷的MOS型晶体管。上述的多个凸块电极51分别一对一地与多个像素电路部3a的各个对应而设置，且与各像素电路部3a所具有的电容部连接。
[0034]电路基板3还具有垂直移位寄存部3b、及读取电路部3c。垂直移位寄存部3b相对于多个像素电路部3a沿行方向排列配置，且使存储于各行的像素电路部3a的电荷在各行依序输出。读取电路部3c相对于多个像素电路部3a沿列方向排列配置。读取电路部3c包含与多个像素电路部3a的各列对应而设置的多个积分电路，这些多个积分电路分别产生与自对应的列的像素电路部3a输出的电荷的量相应的电压值。读取电路部3 c保持自各积分电路输出的电压值，且逐次输出该保持的电压值。
[0035]图3是概略性地显示电路基板3的内部结构的图。还有，在图3中，代表(ΜX N)个像素电路部3a而显示有4 X 4个像素电路部3a。像素电路部3a分别包含电容部(电容器)5及MOS型晶体管7而构成。
[0036]电容部5存储自电荷产生部4接收的电荷。电容部5的一方的电极与凸块电极51(参照图1)被连接的连接焊垫37、及MOS型晶体管7的一端(例如漏极区域)电连接。电容部5的另一方的电极与接地电位线(GND线)38电连接。
[0037]MOS型晶体管7的另一端(例如源极区域)与为了传送电荷而设置于每列的N条数据配线(读取用配线)34中的与具有该MOS型晶体管7的像素电路部3a所属的列对应的数据配线34连接。即，MOS型晶体管7包含上述一端与上述另一端。N条数据配线34各自的一端分别与读取电路部3c所具有的N个积分电路42连接。MOS型晶体管7的控制端子(栅极端子)与设置于每行的M条栅极配线(控制用配线)33中的与具有该MOS型晶体管7的像素电路部3a所属的行对应的栅极配线33连接。M条栅极配线33与垂直移位寄存部3b连接。垂直移位寄存部3b产生用以在各行控制MOS型晶体管7的导通状态/非导通状态的行选择信号，且将该行选择信号对各行的栅极配线33依序提供。
[0038]自垂直移位寄存部3b输出至栅极配线33的行选择信号为非有效值(M0S型晶体管7的断开(off)电压)时，自电荷产生部4发送的电荷不输出至数据配线34而存储于电容部5。行选择信号为有效值(M0S型晶体管7的导通(on)电压)时，MOS型晶体管7成为导通状态，存储于电容部5的电荷经MOS型晶体管7而向数据配线34输出。自电容部5输出的电荷通过数据配线34而向积分电路42发送。
[0039]积分电路42包含放大器42a、电容元件42b、及放电用开关42c，具备所谓电荷积分型的结构。电容元件42b及放电用开关42c彼此并联连接，且连接于放大器42a的输入端子与输出端子之间。放大器42a的输入端子连接于数据配线34。对放电用开关42c，通过重置用配线46而提供重置控制信号RE。
[0040]重置控制信号RE指示N个积分电路42各自的放电用开关42c的开关动作。例如，重置控制信号RE为非有效值(例如高电平)时，放电用开关42c闭合。由此，电容元件42b被放电，积分电路42的输出电压值被初始化。重置控制信号RE为有效值(例如低电平)时，放电用开关42c打开。由此，输入至积分电路42的电荷存储于电容元件42b，且自积分电路42输出与该存储电荷量相应的电压值。
[0041 ]读取电路部3c还具有N个保持电路44。各保持电路44包含输入用开关44a、输出用开关44b、及电压保持部44c。电压保持部44c的一端通过输入用开关44a而与积分电路42的输出端连接。电压保持部44c的另一端通过输出用开关44b而与电压输出用配线48连接。在输入用开关44a，通过保持用配线45赋予保持控制信号Hd。保持控制信号Hd指示N个保持电路44各自的输入用开关44a的开关动作。在保持电路44的输出用开关44b，自水平移位寄存器49赋予列选择信号。列选择信号指示对应的列的保持电路44的输出用开关44b的开关动作。
[0042]若保持控制信号Hd自高电平转变为低电平，则输入用开关44a自关闭状态转变为开启状态。在输入用开关44a自关闭状态转变为开启状态时输入至保持电路44的电压值保持于电压保持部44c。其后，若来自水平移位寄存器49的列选择信号在每列自低电平依序转变为高电平，则输出用开关44b依序闭合。由此，电压保持部44c所保持的电压值在各列依序向电压输出用配线48输出。
[0043]图4?图7是显不电路基板3的详细构造的图。图4及图5是放大显不电路基板3的一部分的上面图。图5显示省略了各像素电路部3a所具有的上部金属膜(顶部金属)36的情况。图6是显示图5的V1-VI剖面的剖面图。图7是显示图5的VI1-VII剖面的剖面图。在图6及图7中同时显示电荷产生部4及凸块电极51。
[0044]如图4?图7所示，本实施方式的电路基板3具有半导体基板10、及配置于半导体基板10的表面1a上的配线层20。半导体基板10例如由Si构成，其导电类型为例如P型。在表面10a，在每个像素电路部3a逐一地形成有杂质扩散区域12a?12d。在杂质扩散区域12a?12d，赋予与半导体基板10不同的导电类型(例如η型)的杂质高浓度地扩散于半导体基板1的表面10a。
[0045]配线层20具有形成于绝缘层21的内部的4层配线层。绝缘层21由例如在半导体基板10上通过CVD等成膜的硅氧化物(一个例子中为S12)构成。在最接近半导体基板10的第I层，在每个像素电路部3a逐一地形成有栅极电极32及导电体层31。栅极电极32是MOS型晶体管7的栅极电极，且在半导体基板10的一部分的区域上夹着绝缘氧化膜23而配置。即，栅极电极32经由绝缘氧化膜23而与半导体基板10的一部分的区域相对。绝缘氧化膜23例如通过氧化半导体基板10的表面而形成。因此，半导体基板10为Si基板的情况下，绝缘氧化膜23主要包含Si02。上述的杂质扩散区域12a及12b夹着半导体基板10的该一部分的区域而配置。杂质扩散区域12a及12b作为MOS型晶体管7的漏极区域及源极区域而发挥功能。
[0046]导电体层31配置于半导体基板10的其它的一部分的区域1b上。一部分的区域1b在半导体基板10的厚度方向上存在于包含半导体基板10的表面1a的表层部分，且在沿着半导体基板10的表面1a的面内，包含位于导电体层31的正下方的区域。一部分的区域1b有时也包含位于导电体层31的正下方的区域的周围的区域。在本实施方式中，下述的杂质扩散区域12c、12d不包含于一部分的区域10b。在导电体层31与半导体基板10的一部分的区域1b之间，夹着绝缘层22。即，导电体层31经由绝缘层22而与半导体基板10的一部分的区域1b相对。绝缘层22与绝缘氧化膜23同样，例如通过氧化半导体基板10的表面而形成。因此，半导体基板10为Si基板的情况下，绝缘层22主要包含Si02。绝缘层22也可与绝缘氧化膜23同时形成。导电体层31也可由与MOS型晶体管7的栅极电极32的构成材料相同的材料构成，且与栅极电极32同时形成。导电体层31、绝缘层22、及半导体基板10的一部分的区域1b构成电容部5，且在导电体层31存储有电荷。
[0047]本实施方式的电容部5还具有上述的杂质扩散区域12c及12d。杂质扩散区域12c及12d以夹着半导体基板10的一部分的区域1b的方式，与一部分的区域1b邻接而配置。杂质扩散区域12c及12d也可与MOS型晶体管7的杂质扩散区域12a及12b同时形成。杂质扩散区域12c与杂质扩散区域12d彼此分离。
[0048]配线层20还具有形成于第2层及第3层的多个层内配线24、形成于第3层的栅极配线33、形成于第4层(最上层)的数据配线34、偏置配线35及上部金属膜(顶部金属)36。
[0049]电容部5的导电体层31如图7所示，通过层内配线24及层间配线26，与上部金属膜36电连接。导电体层31通过层内配线24及层间配线26，与MOS型晶体管7的漏极区域即杂质扩散区域12a电连接。在上部金属膜36的上表面，通过蚀刻去除绝缘层21而形成开口。自该开口露出的金属膜36的表面作为连接焊垫37而发挥功能，在连接焊垫37上配置有凸块电极51。由此，导电体层31通过上部金属膜36及凸块电极51，与电荷产生部4电连接。杂质扩散区域12c及12d如图5所示，通过层内配线24及未图示的层间配线，与偏置配线35电连接。对偏置配线35始终施加规定的大小的固定电压。
[0050]MOS型晶体管7的栅极电极32如图5所示，通过层内配线24及未图示的层间配线，与栅极配线33电连接。MOS型晶体管7的源极区域即杂质扩散区域12b如图5所示，通过层内配线24及未图示的层间配线，与数据配线34电连接。
[0051 ]在半导体基板10的表面10a，与杂质扩散区域12a?12d分开，形成有多个杂质扩散区域14。在多个杂质扩散区域14，赋予与半导体基板10相同的导电类型(例如P型)的杂质高浓度地扩散于半导体基板10的表面10a。如图4及图5所示，多个杂质扩散区域14形成沿列方向延伸的细长形状，在行方向上与多个像素电路部3a交替地配置。如图5所示，各杂质扩散区域14通过层内配线24及未图示的层间配线，与偏置配线35电连接。
[0052]说明通过具备以上结构的放射线影像传感器IA获得的效果。在放射线影像传感器IA中，存储电荷的电容部5包含半导体基板10的一部分的区域10b、配置于该一部分的区域1b上的导电体层31、及夹于该一部分的区域1b及该导电体层31之间的绝缘层22。即，半导体基板10的一部分的区域1b与导电体层31经由绝缘层22而相对，且电容部5的一对电极中的一方由半导体基板10的一部分构成。在本实施方式中，通过这些而获得以下效果。
[0053]因可通过例如半导体基板10的表面的氧化而形成绝缘层22，因而与通过CVD等使绝缘层22成膜的结构比较，可形成高质量且较薄的绝缘层22。因此，可增大电容部5的每单位面积的电容值。由此，可抑制一个像素电路部3a所必要的面积的增加且增加电容部5的存储电荷量。
[0054]由于若电容部5的存储电荷量增加，则饱和电荷量随之增加，因而也有助于饱和的抑制。因此，在某像素电路部3a的MOS型晶体管7因某种理由而不动作的情况、或通过大量的放射线的入射而自电荷产生部4流入过量电荷的情况等下，也可抑制该像素电路部3a的电容部5的饱和，且可降低电容部5的故障及电荷的溢出。
[0055]可通过与MOS型晶体管7的绝缘氧化膜23与栅极电极32同样的工艺形成电容部5的绝缘层22及导电体层31。因此，制造工序变得简单。若与MOS型晶体管7同时形成电容部5，则可减少制造工序。
[0056]导电体层31由与MOS型晶体管7的栅极电极32的构成材料相同的材料构成。由此，因可在形成MOS型晶体管7的工序中同时形成电容部5，因而可更加减少制造工序数。导电体层31也可由与MOS型晶体管7的栅极电极32的构成材料不同的材料构成。
[0057]块体状的电荷产生部4与电路基板3通过覆晶接合等的凸块接合而彼此连接。由此，可将电荷产生部4适当地配置于电路基板3上。
[0058]在本实施方式中，显示有将半导体基板10设为P型且将杂质扩散区域12a?12d设为η型的例子。在该情况下，MOS型晶体管7成为nMOS型。半导体基板10及杂质扩散区域12a?12d的导电类型不限于该组合，例如，也可将半导体基板10设为η型且将杂质扩散区域12a?12d设为P型。该情况下，MOS型晶体管7成为pMOS型。还有，该情况下，杂质扩散区域14也可为高浓度的η型。
[0059](第I变形例)
[0060]图8是放大显示上述实施方式的第I变形例所涉及的电路基板3Α的一部分的上面图，与图5同样，显示省略了各像素电路部3a所具有的上部金属膜(顶部金属)的情况。本变形例的电路基板3A的结构除了下述方面，与上述实施方式的电路基板3的结构相同。
[0061]如图8所示，在本变形例的电路基板3A中，与上述实施方式不同，未设置连接偏置配线35与杂质扩散区域12c、12d的层内配线。取而代之，设置有将杂质扩散区域12c及12d与导电体层31彼此电连接的层内配线24。
[0062]由于杂质扩散区域12c及12d邻接配置于半导体基板10的一部分的区域1b(参照图6)，因而通过杂质扩散区域12c及12d与半导体基板10而形成有pn结。杂质扩散区域12c及12d与导电体层31短路。在这样的结构中，在电容部5的电荷存储量超过某阈值的情况下，因剩余电荷通过杂质扩散区域12c及12d而流动于导电体层31与半导体基板10之间，因而可消除剩余电荷。因此，根据本变形例，在某像素电路部3a的MOS型晶体管7因某种理由而不动作的情况、或通过大量的放射线的入射而产生过量电荷的情况等下，也可进一步降低电容部5的故障及电荷的溢出。
[0063]半导体基板10与杂质扩散区域12c及12d之间的pn结部分具有电容成分。该电容成分有助于电容部5的电容值的增大。因此，根据本变形例，可抑制各像素电路部3a的面积的增加且可进一步增加电容部5的存储电荷量。
[0064]在本变形例中，一部分的区域1b与杂质扩散区域12c之间的pn结部分、及一部分的区域1b与杂质扩散区域12d之间的pn结部分自电路基板3A的厚度方向观察，配置于不与导电体层31重叠的位置，且彼此分离。换言之，这些pn结部分未以覆盖导电体层31的下部的方式一体地形成。由此，可抑制pn结部分的表面积且降低暗电流。另外，在本变形例中，杂质扩散区域12c及12d未自导电体层31的正下方的区域分离。在导电体层31的正下方的区域与杂质扩散区域12c及12d分离的情况下，因电容部5的面积增大，因而像素间距增大。由于若像素间距增大，则凸块电极51彼此的间隔变宽，因而为了将电荷产生部4中产生的电荷通过凸块电极51而向电容部5传送所必要的电压变大。另外，因通过使杂质扩散区域12c及12d不自导电体层31的正下方的区域分离而可使像素面积变小，因而也可使像素间距变窄而提高分辨率。即，自电路基板3A的厚度方向观察时，通过使导电体层31的边缘与杂质扩散区域12c及12d的边缘大致一致，可有效地获得本变形例的效果。
[0065](第2变形例)
[0066]图9及图10是显示上述实施方式的第2变形例所涉及的放射线影像传感器IC的结构的剖面图，且分别显示相当于图5的V1-VI剖面及VI1-VII剖面的剖面。
[0067]本变形例的放射线影像传感器IC与上述实施方式的放射线影像传感器IA的不同点在于电路基板与电荷产生部的连接结构。如图9及图1O所示，在本变形例中，在电路基板3与电荷产生部4A之间未设置有凸块电极，电路基板3(特别是连接焊垫37)与电荷产生部4A直接接触。该情况下，电荷产生部4A与如上述实施方式那样使用块体状的电荷产生部的方式不同，通过吸收放射线而产生电荷的材料(例如CdTe)被蒸镀于电路基板3上而被构成。
[0068]如本变形例那样，电荷产生部4A也可通过蒸镀而形成于电路基板3上。由此，可将电荷产生部4适当地配置于电路基板3上。
[0069](第3变形例)
[0070]图11及图12是显示上述实施方式的第3变形例的图。图11是放大显示本变形例的电路基板3B的一部分的上面图。图11显示省略了各像素电路部3a所具有的上部金属膜36的情况。图12是显示图11的XI1-XII剖面的剖面图。在图12中，同时显示有电荷产生部4及凸块电极51。
[0071]如图11及图12所示，本变形例的电路基板3B除了上述实施方式的电路基板3的结构外，还具有第2导电体层39a、及第3导电体层3%。第2导电体层39a形成于配线层20的第2层，且沿上部金属膜36的下表面延伸。第2导电体层39a通过层间配线26而与导电体层31及上部金属膜36电连接。第3导电体层39b形成于配线层20的第3层，且配置于上部金属膜36与第2导电体层39a之间，并沿上部金属膜36的下表面延伸。第3导电体层39b通过层间配线26而与偏置配线35电连接，且通过层内配线24及层间配线26而与杂质扩散区域14电连接。
[0072]在本变形例中，第2导电体层39a与第3导电体层39b夹着绝缘层21而彼此相对，且上部金属膜36与第3导电体层39b夹着绝缘层21而彼此相对。因此，在第2导电体层39a与第3导电体层39b之间、及上部金属膜36与第3导电体层39b之间，产生用以存储电荷的电容成分。这样，因通过设置2层以上导电体层而进一步提高电容部5的电容值，因而可更多地存储电荷。因此，在MOS型晶体管7因某种理由而不动作的情况、或自电荷产生部4流入过量电荷的情况等下，也可抑制电容部5的饱和且进一步降低电容部5的故障及电荷的溢出。
[0073]本发明的放射线影像传感器并不限于上述实施方式，可进行其它各种变形。例如，在上述实施方式中作为半导体基板例示了 Si基板，但对半导体基板，除了 Si基板以外也可应用由各种半导体材料构成的基板。
[0074]产业上的可利用性
[0075 ]本发明可利用于放射线影像传感器。
[0076]符号的说明
[0077]1A、1C...放射线影像传感器、2...基底基板、3、3A、3B...电路基板、3a...像素电路部、3b...垂直移位寄存部、3c...读取电路部、4、4A…电荷产生部、5…电容部、7"_M0S型晶体管、10...半导体基板、12a?12d...杂质扩散区域、14...杂质扩散区域、20...配线层、21、22…绝缘层、23...绝缘氧化膜、24...层内配线、26...层间配线、31...导电体层、32...栅极电极、33...栅极配线、34...数据配线、35...偏置配线、36...上部金属膜、37...连接焊垫、42...积分电路、44…保持电路、51...凸块电极。
【主权项】
1.一种放射线影像传感器，其特征在于， 包含: 电荷产生部，其吸收放射线而产生电荷;及 电路基板，其将所述电荷产生部中产生的电荷存储并传送， 所述电荷产生部配置于所述电路基板上， 所述电路基板具有: 半导体基板； 电容部，其存储所述电荷产生部中产生的电荷;及 MOS型晶体管，其配置于所述半导体基板上，包含与所述电容部连接的一端、及与用以传送电荷的配线连接的另一端， 所述电容部包含所述半导体基板的一部分的区域、配置于所述一部分的区域上且与所述电荷产生部电连接的导电体层、及夹于所述一部分的区域与所述导电体层的绝缘层。2.如权利要求1所述的放射线影像传感器，其特征在于， 所述导电体层由与所述MOS型晶体管的栅极电极的构成材料相同的材料构成。3.如权利要求1或2所述的放射线影像传感器，其特征在于， 所述电容部还包含:杂质扩散区域，其扩散有赋予与所述半导体基板不同的导电类型的杂质， 该杂质扩散区域邻接于所述半导体基板的所述一部分的区域， 所述杂质扩散区域与所述导电体层彼此电连接。4.如权利要求1至3中任一项所述的放射线影像传感器，其特征在于， 块体状的所述电荷产生部与所述电路基板通过凸块接合而彼此连接。5.如权利要求1至3中任一项所述的放射线影像传感器，其特征在于， 所述电荷产生部通过吸收放射线而产生电荷的材料蒸镀于所述电路基板上而构成。
【文档编号】G01T1/24GK105981172SQ201480067178
【公开日】2016年9月28日
【申请日】2014年11月28日
【发明人】藤田树, 藤田一树, 市河实, 森治通
【申请人】浜松光子学株式会社