一种半导体器件及其制造方法、电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有PMOS区的半导体衬底，在半导体衬底上形成有栅极结构以及位于栅极结构两侧的侧壁结构；在位于PMOS区的侧壁结构之间的半导体衬底中形成嵌入式锗硅层；在嵌入式锗硅层的顶部形成帽层；形成含碳材料层，覆盖帽层；在嵌入式锗硅层的顶部形成金属硅化物。根据本发明，可以有效降低位于PMOS区的金属硅化物的肖特基势垒高度值，进一步提升器件的性能。
【专利说明】
一种半导体器件及其制造方法、电子装置
技术领域
[0001]本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子
目.0
【背景技术】
[0002]当半导体制造工艺的节点达到90nm及以下时，应力技术(Stress Engineering)被广泛使用以提高半导体器件沟道区中的载流子迀移率。对于CMOS而言，通常在其衬底上形成双应力层来提高其沟道区中的载流子迀移率，其中，拉应力层用于提高NMOS沟道区中的电子迀移率，压应力层用于提高PMOS沟道区中的空穴迀移率。此外，为了提高PMOS沟道区中载流子的迀移率，在PMOS器件将要形成源/漏区的部分制作凹槽以外延嵌入式锗硅的技术已经成为广为关注的热点。在形成嵌入式锗硅之后，需要形成金属硅化物作为接触金属，然而，现有的金属硅化物(通常为NiPtSiGe)的肖特基势皇高度值很大，造成PMOS的接触电阻高于NMOS的接触电阻，进而影响CMOS的性能。
[0003]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0004]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有PMOS区的半导体衬底，在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的侧壁结构；在位于所述PMOS区的侧壁结构之间的半导体衬底中形成嵌入式锗硅层；在所述嵌入式锗硅层的顶部形成帽层；形成含碳材料层，覆盖所述帽层；在所述嵌入式锗硅层的顶部形成金属硅化物。
[0005]在一个示例中，所述帽层的构成材料是Si或者SiGe。
[0006]在一个示例中，通过对所述帽层实施碳离子注入来形成所述含碳材料层，所述含碳材料层的构成为SiGeC或SiC。
[0007]在一个示例中，所述碳离子注入的注入剂量为1.0Xe11Cm2-L O Xe15Cm 2。
[0008]在一个示例中，采用选择性外延生长工艺形成所述含碳材料层，所述含碳材料层的构成为C或SiC。
[0009]在一个示例中，实施所述选择性外延生长工艺时，温度为500°C -800°C，压力为ITorr-lOOTorr，源气体为 SiH4、SiH2Cl2、HCl、B2H6、C2HjP H 2，所述 SiH4、SiH2Cl2、HCUB2H6和C2H4的流量均为 lsccm-lOOOsccm，所述 H 2的流量为 0.lslm_50slm。
[0010]在一个示例中，所述金属硅化物的构成为Ni PtSiGeC或Ni PtSiC0
[0011]在一个示例中，在形成所述嵌入式锗硅层之前，还包括在用于外延生长所述嵌入式锗硅层的凹槽的侧壁和底部形成籽晶层。
[0012]在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
[0013]在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
[0014]根据本发明，可以有效降低位于所述PMOS区的金属硅化物的肖特基势皇高度值，进一步提升器件的性能。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1A-图1D为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0018]图2A-图2D为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例一]
[0024]参照图1A-图1D，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0025]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶娃。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区，为了简化，图示中仅示出PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0026]在半导体衬底100上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c。栅极介电层102a包括氧化物层，例如二氧化硅(S12)层。栅极材料层102b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层102c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(S1N)层。栅极介电层102a、栅极材料层102b以及栅极硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0027]此外，作为示例，在半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构101。其中，侧壁结构101由氧化物、氮化物或者二者的组合构成。在形成侧壁结构101之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压VJP防止源/漏耗尽层的穿通。在形成侧壁结构101之后，还包括源/漏注入。
[0028]接下来，在位于PMOS区的侧壁结构101之间的半导体衬底100中形成凹槽103。为了有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求，凹槽103的截面形状通常为Σ状。作为示例，形成所述Σ状凹槽的工艺步骤包括:先采用各向异性的干法蚀刻形成U形凹槽，蚀刻气体包括HBrXl2、He和O2，不含有氟基气体，实施所述干法蚀刻之前，需要先形成仅遮蔽NMOS区的掩膜层，作为示例，掩膜层可以为自下而上层叠的缓冲层和应力材料层，其中，缓冲层可以为氧化物层或氮氧化硅层，应力材料层为可以为具有拉应力的氮化硅层；再蚀刻所述U形凹槽，以形成所述Σ状凹槽，采用湿法蚀刻工艺实施所述蚀刻，利用湿法蚀刻的蚀刻剂在半导体衬底100的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述U形凹槽以形成所述Σ状凹槽104，作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为300C _60°C，持续时间依据所述Σ状凹槽的期望尺寸而定，一般为100s-300s。
[0029]接着，如图1B所示，采用选择性外延生长工艺形成嵌入式锗硅层105，以完全填充凹槽103。作为示例，嵌入式锗硅层105的锗含量(锗原子百分比)为5-30%，需要说明的是，形成的嵌入式锗硅层105可以掺杂硼。所述选择性外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种，在实施所述选择性外延生长工艺之前，可以在凹槽103的侧壁和底部形成籽晶层104。
[0030]接下来，在嵌入式锗硅层105的顶部形成帽层106。作为示例，采用原位外延生长工艺形成帽层106，即形成帽层106所采用的外延生长工艺与形成嵌入式锗硅层105所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层106的构成材料可以是硅(Si)或者锗硅(SiGe)。
[0031]接着，如图1C所示，实施碳离子注入，以使帽层106转变为含碳材料层107。作为示例，所述碳离子注入的注入剂量为1.0 Xe11Cm2-L O Xe15Cm 2，含碳材料层107的构成为SiGeC 或 SiC。
[0032]接着，如图1D所示，在嵌入式锗硅层105的顶部形成金属硅化物108。作为示例，形成金属硅化物108的工艺步骤包括:先形成金属层，以覆盖含碳材料层107、侧壁结构101以及栅极结构的顶部，形成所述金属层的工艺可以采用本领域内常用的方法，例如，物理气相沉积法或蒸镀法等，所述金属层的材料可以为含有一定比例铂(Pt)的镍(Ni)，所述比例可以为0-15%，所述金属层的厚度可以为50-300埃，同时，可在所述金属层上形成保护层，所述保护层的材料可以是耐火金属的氮化物，例如TiN，所述保护层的作用是避免所述金属层暴露于非惰性的环境而发生氧化。所述保护层的厚度可以为50-200埃；再采用低温快速热退火(RTA)工艺对所述金属层进行退火，所述低温快速热退火的温度可以为200-350°C，经过退火处理，所述金属层中的材料向含碳材料层107中的硅材料中扩散，并与所述硅材料形成金属硅化物108，作为示例，金属硅化物108的构成为Ni PtSiGeC或Ni PtSiC ;最后，采用高温快速热退火(RTA)工艺对形成的金属硅化物108进行退火，所述高温快速热退火的温度可以为300-600°C。经过测试，Ni PtSiGeC的肖特基势皇高度值小于现有的NiPtSiGe的肖特基势皇高度值，Ni PtSiC的肖特基势皇高度值小于现有的Ni PtSi的肖特基势皇高度值。
[0033]至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。
[0034][示例性实施例二]
[0035]参照图2A-图2D，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0036]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底200分为NMOS区和PMOS区，为了简化，图示中仅示出PMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0037]在半导体衬底200上形成有栅极结构，作为示例，栅极结构包括依次层叠的栅极介电层202a、栅极材料层202b和栅极硬掩蔽层202c。栅极介电层202a包括氧化物层，例如二氧化硅(S12)层。栅极材料层202b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层202c包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(S1N)层。栅极介电层202a、栅极材料层202b以及栅极硬掩蔽层202c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0038]此外，作为示例，在半导体衬底200上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构201。其中，侧壁结构201由氧化物、氮化物或者二者的组合构成。在形成侧壁结构201之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构及Halo注入以调节阈值电压Vjp防止源/漏耗尽层的穿通。在形成侧壁结构201之后，还包括源/漏注入。
[0039]接下来，在位于PMOS区的侧壁结构201之间的半导体衬底200中形成凹槽203。为了有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求，凹槽203的截面形状通常为Σ状。作为示例，形成所述Σ状凹槽的工艺步骤包括:先采用各向异性的干法蚀刻形成U形凹槽，蚀刻气体包括HBrXl2、He和O2，不含有氟基气体，实施所述干法蚀刻之前，需要先形成仅遮蔽NMOS区的掩膜层，作为示例，掩膜层可以为自下而上层叠的缓冲层和应力材料层，其中，缓冲层可以为氧化物层或氮氧化硅层，应力材料层为可以为具有拉应力的氮化硅层；再蚀刻所述U形凹槽，以形成所述Σ状凹槽，采用湿法蚀刻工艺实施所述蚀刻，利用湿法蚀刻的蚀刻剂在半导体衬底200的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述U形凹槽以形成所述Σ状凹槽，作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵溶液，温度为30°C -60°C,持续时间依据所述Σ状凹槽的期望尺寸而定，一般为100s-300s。
[0040]接着，如图2B所示，采用选择性外延生长工艺形成嵌入式锗硅层205，以完全填充凹槽203。作为示例，嵌入式锗硅层205的锗含量(锗原子百分比)为5-30%，需要说明的是，形成的嵌入式锗硅层205可以掺杂硼。所述选择性外延生长工艺可以采用低压化学气相沉积、等离子体增强化学气相沉积、超高真空化学气相沉积、快速热化学气相沉积和分子束外延中的一种，在实施所述选择性外延生长工艺之前，可以在凹槽203的侧壁和底部形成籽晶层204。
[0041]接下来，在嵌入式锗硅层205的顶部形成帽层206。作为示例，采用原位外延生长工艺形成帽层206，即形成帽层206所采用的外延生长工艺与形成嵌入式锗硅层205所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层206的构成材料可以是硅(Si)或者锗硅(SiGe)。
[0042]接着，如图2C所示，采用另一选择性外延生长工艺形成含碳材料层207，覆盖帽层206。作为示例，含碳材料层207的构成材料可以是碳硅(SiC)或者碳(C)。实施所述另一选择性外延生长工艺时，温度可以为500°C -800°C，压力可以为ITorr-lOOTorr，源气体可以为 SiH4' SiH2Cl2' HC1、B2H6' C2H4和 H2，SiH4' SiH2Cl2' HC1、B2H6和 C 2H4的流量均为lsccm-lOOOsccm，!12的流量为0.lslm_50slm，其中，Torr代表毫米萊柱，sccm代表立方厘米/分钟，s Im代表升/分钟。
[0043]接着，如图2D所示，在嵌入式锗硅层205的顶部形成金属硅化物208。作为示例，形成金属硅化物208的工艺步骤包括:先形成金属层，以覆盖含碳材料层207、侧壁结构201以及栅极结构的顶部，形成所述金属层的工艺可以采用本领域内常用的方法，例如，物理气相沉积法或蒸镀法等，所述金属层的材料可以为含有一定比例铂(Pt)的镍(Ni)，所述比例可以为0-15%，所述金属层的厚度可以为50-300埃，同时，可在所述金属层上形成保护层，所述保护层的材料可以是耐火金属的氮化物，例如TiN，所述保护层的作用是避免所述金属层暴露于非惰性的环境而发生氧化。所述保护层的厚度可以为50-200埃；再采用低温快速热退火(RTA)工艺对所述金属层进行退火，所述低温快速热退火的温度可以为200-350°C，经过退火处理，所述金属层中的材料向含碳材料层207和帽层206中的硅材料中扩散，并与所述硅材料形成金属硅化物208，作为示例，金属硅化物208的构成为Ni PtSiGeC或NiPtSiC ;最后，采用高温快速热退火(RTA)工艺对形成的金属硅化物208进行退火，所述高温快速热退火的温度可以为300-600°C。经过测试，Ni PtSiGeC的肖特基势皇高度值小于现有的Ni PtSiGe的肖特基势皇高度值，Ni PtSiC的肖特基势皇高度值小于现有的Ni PtSi的肖特基势皇高度值。
[0044]至此，完成了根据本发明示例性实施例二的方法实施的工艺步骤。根据本发明，可以有效降低位于PMOS区的金属硅化物的肖特基势皇高度值，进一步提升器件的性能。
[0045]参照图3，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
[0046]在步骤301中，提供具有PMOS区的半导体衬底，在半导体衬底上形成有栅极结构以及位于栅极结构两侧的侧壁结构；
[0047]在步骤302中，在位于PMOS区的侧壁结构之间的半导体衬底中形成嵌入式锗硅层；
[0048]在步骤303中，在嵌入式锗硅层的顶部形成帽层；
[0049]在步骤304中，形成含碳材料层，覆盖帽层；
[0050]在步骤305中，在嵌入式锗硅层的顶部形成金属硅化物。
[0051][示例性实施例三]
[0052]接下来，可以通过后续工艺完成整个半导体器件的制作，包括:实施应力近临工艺以增强作用于PMOS区的沟道区的应力；依次形成接触孔蚀刻停止层和层间介电层，并形成贯通层间介电层和接触孔蚀刻停止层的分别连通栅极材料层102b (202b)和金属硅化物108(208)的接触孔；在接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[0053][示例性实施例四]
[0054]本发明还提供一种电子装置，其包括根据本发明示例性实施例三的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
[0055]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制造方法，包括: 提供具有PMOS区的半导体衬底，在所述半导体衬底上形成有栅极结构以及位于所述栅极结构两侧的侧壁结构； 在位于所述PMOS区的侧壁结构之间的半导体衬底中形成嵌入式锗硅层； 在所述嵌入式锗硅层的顶部形成帽层； 形成含碳材料层，覆盖所述帽层； 在所述嵌入式锗硅层的顶部形成金属硅化物。2.根据权利要求1所述的方法，其特征在于，所述帽层的构成材料是Si或者SiGe。3.根据权利要求1所述的方法，其特征在于，通过对所述帽层实施碳离子注入来形成所述含碳材料层，所述含碳材料层的构成为SiGeC或SiC。4.根据权利要求3所述的方法，其特征在于，所述碳离子注入的注入剂量为l.0Xe11C2/ 15 2m —1.0Xe cm 。5.根据权利要求1所述的方法，其特征在于，采用选择性外延生长工艺形成所述含碳材料层，所述含碳材料层的构成为C或SiC。6.根据权利要求5所述的方法，其特征在于，实施所述选择性外延生长工艺时，温度为 500°C _800°C，压力为 ITorr-lOOTorr，源气体为 SiH4、SiH2Cl2、HC1、B2H6、C2HjP H 2，所述SiH4、SiH2Cl2、HCl、B2H6和 C2H4的流量均为 Isccm-lOOOsccm，所述!12的流量为0.lslm_50slm。7.根据权利要求1所述的方法，其特征在于，所述金属娃化物的构成为NiPtSiGeC或Ni PtSiC08.根据权利要求1所述的方法，其特征在于，在形成所述嵌入式锗硅层之前，还包括在用于外延生长所述嵌入式锗硅层的凹槽的侧壁和底部形成籽晶层。9.一种采用权利要求1-8之一所述的方法制造的半导体器件。10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
【文档编号】H01L29/78GK105990141SQ201510053593
【公开日】2016年10月5日
【申请日】2015年2月2日
【发明人】涂火金
【申请人】中芯国际集成电路制造(上海)有限公司