集成磁芯感应器及其制造方法

集成磁芯感应器及其制造方法
【专利摘要】本发明提供了一种形成半导体器件的方法，方法包括在位于衬底上方的第一介电层中形成下线圈片段，在下线圈片段和第一介电层上方形成第二介电层，各向异性蚀刻第二介电层的顶部以在下线圈片段上方形成开口，在开口中沉积磁性材料以形成磁芯，在磁芯和第二介电层上方形成第三介电层，形成延伸穿过第二介电层和第三介电层的通孔，以及在形成通孔之后，在第三介电层和磁芯上方形成上线圈片段，其中，通孔将上线圈片段和下线圈片段连接。本发明实施例涉及集成磁芯感应器及其制造方法。
【专利说明】
集成磁芯感应器及其制造方法
技术领域
[0001 ]本发明实施例涉及集成磁芯感应器及其制造方法。
【背景技术】
[0002] 通常，感应器是无源电组件，可以在通过电流穿过该无源电组件产生的磁场中存 储能量。感应器可以构建为缠绕介电或磁性材料的导电材料的线圈。感应器的一个可以测 量的参数是感应器存储磁能量的能力，也称为感应器的电感系数。可以测量的另一个参数 是感应器的品质(Q)因数。感应器的Q因数是感应器的效率的测量方法并且在给定频率时可 以计算为感应器的感抗与感应器的电阻的比率。
[0003] 感应器可以利用在广泛的应用中。感应器的一个这样的应用可以是作为抗流器， 其中，感测器设计为对电路中的具有特定频率的信号具有高感抗，或阻挡电路中的具有特 定频率的信号，同时允许电路中的不同频率处的其他信号的通过。例如，抗流器可以制造为 阻挡射频(RF)，以及可以称为RF抗流器，其可以用于无线电通信。感应器的另一应用可以是 作为调压器，其中，感应器用于电压控制电路以降低电源中的突然改变，因此对电路系统提 供平稳的电压以用于改进的系统性能。
[0004] 传统地，感应器用作离散组件，离散组件放置在诸如印刷电路板(PCB)的衬底上， 并且连接至诸如集成电路（IC)芯片、通孔接触焊盘和导电迹线的系统的其他部分。离散感 应器是大体积的，在PCB上需要较大的占用面积，并且消耗很多功率。由于电器件的持续的 小型化，因此，期望将感应器集成至IC芯片内。因此，需要制造集成感应器，该集成感应器在 不牺牲电性能的情况下提供尺寸、成本和功率降低的益处。

【发明内容】

[0005] 根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括在位于衬底 上方的第一介电层中形成下线圈片段;在所述下线圈片段和所述第一介电层上方形成第二 介电层;各向异性蚀刻所述第二介电层的顶部以在所述下线圈片段上方形成开口；在所述 开口中沉积磁性材料以形成磁芯；在所述磁芯和所述第二介电层上方形成第三介电层；形 成延伸穿过所述第二介电层和所述第三介电层的通孔；以及在形成所述通孔之后，在所述 第三介电层和所述磁芯上方形成上线圈片段，其中，所述通孔将所述上线圈片段和所述下 线圈片段连接。
[0006] 根据本发明的另一实施例，还提供了一种在半导体器件中形成集成感应器的方 法，包括:在设置在衬底上方的第一钝化层中形成下线圈片段;在设置在所述第一钝化层上 方的第二钝化层中产生开口，其中，所述开口位于所述下线圈片段上面并且具有笔直的侧 壁和平坦的底面;用磁性材料填充所述开口以形成磁芯;在所述磁芯上方形成上线圈片段； 以及形成连接所述上线圈片段和所述下线圈片段的通孔。
[0007] 根据本发明的又另一实施例，还提供了一种半导体器件，包括:第一介电层，位于 衬底上方;下线圈片段，位于所述第一介电层中；上线圈片段，位于所述下线圈片段上方;磁 芯，设置在所述下线圈片段和所述上线圈片段之间并且与所述下线圈片段和所述上线圈片 段绝缘，其中，所述磁芯具有基本上矩形的截面并且形成在第二介电层中，所述第二介电层 设置在所述第一介电层上方并且设置在所述上线圈片段下方，其中，所述磁芯的上表面与 所述第二介电层的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介电层的厚度； 第三介电层，设置在所述磁芯和所述第二介电层上方并且设置在所述上线圈片段下方；以 及多个通孔，沿着所述磁芯的相对两侧壁设置，其中，所述通孔延伸穿过所述第二介电层和 所述第三介电层以将所述上线圈片段和所述下线圈片段连接。
【附图说明】
[0008] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该 注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件 的尺寸可以被任意增大或减小。
[0009] 图IA示出了根据本发明的一个或多个方面的半导体器件的集成感应器的顶视图； [0010]图IB示出了根据本发明的一个或多个方面的包括集成感应器的半导体器件的截 面图；
[0011] 图2至图8示出了根据本发明的实施例的在各个制造阶段的半导体器件的各个截 面图；
[0012] 图9示出了根据本发明的各个方面的示出了用于制造半导体器件的方法的流程 图。
【具体实施方式】
[0013] 以下公开内容提供了许多用于实现发明的不同特征的不同实施例或实例。下面描 述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。 此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的， 并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，以下本发明中一个部 件形成在另一个部件上、连接和/或联接至另一部件可以包括部件以直接接触的方式形成 的实施例，并且也可以包括形成插入在部件之间的额外的部件，从而使得部件可以不直接 接触的实施例。而且，为了便于理解，使用例如"下部"、"上部"、"水平"、"垂直"、"在…之 上"、"在…下方"、"上"、"下"、"顶部"、"底部"等以及它们的派生词（例如，"水平地"、"向下 地"、"向上地"等）空间相对术语以描述本发明的部件与另一部件的关系。空间相对术语旨 在覆盖包括部件的器件的不同定位。
[0014] 将结合具体的上下文中的实施例，即具有磁芯的集成感应器，来描述实施例。然 而，实施例也可以应用于其他的感应器。
[0015] 图IA中示出的是根据一些实施例的半导体器件100的集成感应器的顶视图，集成 感应器在半导体制造工艺的后段制程(BEOL)处理期间形成在钝化层中。如图IA所示，集成 感应器包括在磁芯142(虚线示出）周围串联并且形成的多个线圈或缠绕物。磁芯142具有平 坦的上表面142U以及平坦的下表面142L(在图IA中未示出，见图1B)。在一些实施例中，平坦 的表面142U和142L平行于衬底101(见图1B)。在一些实施例中，磁芯142的沿着磁芯142的纵 向的中轴线145基本上与多个线圈的中轴线169重叠。多个线圈中的每个可以包括上部162 (下文为上线圈片段162)和下部132(下文为下线圈片段132,虚线示出）。在一些实施例中， 下线圈片段132形成在磁芯142下方的介电层中，和上线圈片段162形成在磁芯142之上的另 一介电层中，以及通孔152将上线圈片段162与下线圈片段132连接(见图1B)。
[0016] 如图IA所示，包括下线圈片段132、通孔152(见图1B)、上线圈片段162和磁芯142的 集成感应器可以连接至导电迹线164和导电焊盘166,导电迹线164和导电焊盘166可以进一 步连接至半导体器件100的其他导电部件以实施设计的特定功能。尽管未在图IA中示出，在 一些实施例中，集成感应器可以通过例如通孔连接至形成在半导体器件100的各个层中的 其他导电部件。
[0017] 图IB示出了沿着垂直于图IA中的多个线圈的中轴线169的平面的半导体器件100 的截面图。包括下线圈片段132、通孔152、上线圈片段162和磁芯142的集成感应器形成在半 导体衬底101上方的多个介电层中。注意，在一些实施例中，根据用于上线圈片段162和下线 圈片段132的特定设计，上线圈片段162或下线圈片段132在截面图中可以是不可见的。在其 他实施例中，上线圈片段162的至少部分或/和下线圈片段132的至少部分在截面图中可以 是不可见的。为了简单地示出，上线圈片段162和下线圈片段132在本发明的截面图中均示 出为可见的而不旨在限制。本领域中的普通技术人员将理解，在不背离本发明的精神和范 围的情况下，本发明中示出的实施例可以容易地应用于用于上线圈片段162和下线圈片段 132的各个设计。
[0018]半导体衬底101可以包括掺杂或未掺杂的块状硅，或可以包括绝缘体上硅(SOI)衬 底的有源层。通常地，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI)或它们的组 合的半导体材料的层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
[0019] 半导体衬底101可以包括有源器件(为了清楚，在图IB中未示出）。本领域中的普通 技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种有源器件可以用于 生成用于半导体器件100的设计的期望的结构和功能需求。可以使用任何合适的方法形成 有源器件。
[0020] 半导体衬底101也可以包括金属化层(为了清楚，也未在图IB中示出）。金属化层可 以形成在有源器件上方并且设计为连接各个有源器件以形成功能电路。金属化层(未示出） 可以由电介质（例如，低k介电材料)和导电材料(例如，铜）的交替层形成，并且可以通过任 何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成金属化层。
[0021] 如图IB所示，在一些实施例中，在衬底101上方连续地形成六个钝化层(例如，第一 钝化层110、第二钝化层120、第三钝化层130、第四钝化层140、第五钝化层150和第六钝化层 160)。第一钝化层110可以设置在衬底101上方，以及可以在第一钝化层110中形成后钝化互 连件(PPI) 112。在一些实施例中，PPI可以通过通孔(未示出）连接至衬底101中的金属层或 半导体器件100的其他层。在一些实施例中，PPI可以通过通孔122连接至形成在第三钝化层 130中的下线圈片段132,通孔122形成在第二钝化层120中。磁芯142形成在第四钝化层140 中并且被下线圈片段132、上线圈片段162和通孔152围绕，以及磁芯142与下线圈片段132、 上线圈片段162和通孔152绝缘。磁芯142填充第四钝化层140中的开口 145(见图6)并且具有 矩形截面。磁芯142的下表面142L以小偏移的方式位于下线圈片段132的上表面上面，以及 磁芯142的上表面142U与第四钝化层140的上表面共平面。在第四钝化层140和磁芯142上方 形成第五钝化层150。上线圈片段162形成在第六钝化层160中。通孔152延伸穿过第五钝化 层150和第四钝化层140以将上线圈片段162与下线圈片段132连接。
[0022] 图IB中的实施例示出了六个钝化层，然而，本领域的技术人员应该理解，在不背离 本发明的精神和范围的情况下，可以形成多于或少于6个钝化层。例如，在上线圈片段162上 方可以存在一个或多个钝化层，以及在下线圈片段132下方的钝化层可以多于或少于图IB 中示出的那些钝化层。此外，诸如接触焊盘、导电迹线和外部连接件的其他部件可以形成在 半导体器件100中/或上，但是为了清楚在图IB中未示出。
[0023] 图2至图9示出了根据本发明的一些实施例的在各个制造阶段的半导体器件100的 截面图。
[0024] 如图2所示，可以在半导体衬底101上形成第一钝化层110。第一钝化层110可以由 一个或多个合适的介电材料制成，介电材料诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的 氧化物）、极低k电介质(诸如多孔碳掺杂的二氧化硅）、聚合物(诸如聚酰亚胺）、它们的组合 等。第一钝化层110可以通过诸如化学汽相沉积(CVD)的工艺来形成，尽管可以利用任何合 适的工艺。第一钝化层110可以具有在约0.5μπι和约5μπι之间的厚度，然而，其他范围的厚度 也是可能的，取决于半导体器件100的设计和需求。
[0025]在一些实施例中，后钝化互连件(PPIH12可以形成在半导体衬底101上方以及形 成在第一钝化层110内以提供集成感应器168和半导体器件100的其他电路之间的电连接。 例如，PPI 112可以连接至衬底101中的金属层(未示出KPPI 112可以包括铜，但是可以可 选地使用诸如铝的其他材料。可以通过诸如合适的光刻掩模和蚀刻的合适的工艺在PPI 112的期望的位置中制成穿过第一钝化层110的开口。例如，可以在第一钝化层110上形成光 刻胶(未示出），以及然后图案化光刻胶以提供第一钝化层110中的开口。可以通过将光刻胶 暴露于诸如光的辐射来实施图案化以活化可以组成光刻胶的一种组分的感光化学物。然 后，正显影剂或负显影剂可以用于去除曝光或未曝光的光刻胶，其取决于使用的是正型还 是负型光刻胶。
[0026] 一旦已经显影和图案化光刻胶，可以通过使用光刻胶作为掩模以使用例如蚀刻工 艺在第一钝化层110内或穿过第一钝化层110形成开口来构建PPI 112。然后，可以例如通过 首先在开口内以及沿着开口的侧壁施加晶种层(未示出）来在位于第一钝化层Iio内或穿过 第一钝化层110的开口内形成导电材料。然后，可以在电镀工艺中利用晶种层以在位于第一 钝化层110内或穿过第一钝化层110的开口内镀导电材料，从而形成第一互连件112。然而， 虽然讨论的材料和方法适用于形成导电材料，但是这些材料仅仅是示例性的。诸如钨的任 何其他合适的材料以及诸如CVD或物理汽相沉积(PVD)的任何其他合适的形成工艺可以可 选地用于形成PPI 112。
[0027]如图3所示，可以在第一钝化层110上方形成第二钝化层120。在一些实施例中，第 二钝化层120可以包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它们的组合。在一些实施例 中，第二钝化层120可以包括与第一钝化层110相同的介电材料。可选地，第二钝化层120可 以包括与第一钝化层11〇的介电材料不同的其他合适的介电材料。诸如CVD、PVD、它们的组 合的沉积工艺或任何其他合适的形成工艺可用于形成第二钝化层120。
[0028]通孔122可以形成在第二钝化层120中以提供第一钝化层110中的PPI 112和在随 后的工艺中形成的集成感应器168之间的导电路径。通孔122可以包括铜，但是可以可选地 使用诸如铝或钨的其他材料。可以使用例如合适的光刻掩模和蚀刻工艺来形成用于穿过第 二钝化层120的通孔122的开口来形成通孔122。在已经形成用于通孔122的开口之后，可以 使用晶种层(未示出）和镀工艺(诸如电化学镀)来形成通孔122,尽管可以根据期望的材料 可选地使用诸如溅射、蒸发或等离子体增强CVD(PECVD)工艺的其他形成工艺。一旦已经用 导电材料填充用于通孔122的开口，可以去除用于通孔122的开口外的任何过量的导电材 料，以及可以使用，例如，化学机械抛光(CMP)工艺来平坦化通孔122和第二钝化层120。 [0029]如图4所示，可以在第二钝化层120上方形成第三钝化层130。在一些实施例中，第 三钝化层130可以包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它们的组合，并且可以通过 CVD、PVD或任何其他合适的形成工艺来形成第三钝化层130。在形成第三钝化层130之后，在 第三钝化层130中形成下线圈片段132。根据一些实施例，下线圈片段132包括铜，以及可以 通过例如合适的光刻掩模和蚀刻工艺以在第三钝化层130中形成开口，然后通过例如电化 学镀工艺、PVD工艺、CVD工艺、它们的组合或任何其他合适的工艺用铜填充用于下线圈片段 132的开口来形成下线圈片段132。在实施例中，下线圈片段132的厚度Tl在约5um和约IOum 之间的范围中，诸如约6um。以上厚度范围仅是实例，通过各个因素(诸如用于集成感应器 168的功能需求和工艺技术(例如，90nm/45nm/28nm工艺节点））来确定集成感应器168的尺 寸(例如，下线圈片段132、上线圈片段162、通孔152和磁芯142)，因此，用于集成感应器168 的其他尺寸是可能的并且完全旨在包括在本发明的范围内。
[0030] 如图5所示，在形成第三钝化层130之后，在第三钝化层上方形成第四钝化层140。 在一个实施例中，第四钝化层140包括氮化硅、氧化硅、氮氧化硅、碳化硅或它们的组合，并 且第四钝化层140具有从约5um至约6um的范围的厚度，尽管其他合适的介电材料和厚度范 围也是可能的。诸如CVD、PVD、PECVD、溅射、它们的组合或任何其他合适的方法的沉积方法 可以用于形成第四钝化层140。
[0031] 根据各个实施例，在第四钝化层140上方形成光刻胶(PR)层141并且通过光刻工艺 图案化光刻胶(PR)层141。将PR材料141暴露于从光刻掩模(未示出）反射的或穿过光刻掩模 (未示出）透射的光或能量，在光刻掩模上具有期望的图案。然后显影PR材料141，以及根据 使用的是正型还是负型光刻胶来去除曝光或未曝光的PR材料141。固化剩余的PR材料以形 成用于随后的蚀刻工艺的掩模。如图5所示，在一些实施例中，在图案化PR层141之后，开口 145形成在PR层141中，PR层141位于在随后的工艺中将形成磁芯142的位置之上。
[0032] 接下来参考图6,在一些实施例中，实施各向异性蚀刻工艺以去除通过开口 145暴 露的第四钝化层140的顶部。由于蚀刻工艺，现在开口 145延伸至第四钝化层140内。控制蚀 刻工艺在到达下线圈片段132之前停止，使得第四钝化层140的薄层留在开口 145的底部处。 在一些实施例中，通过基于时间的方法来控制蚀刻工艺，基于时间的方法是通过第四钝化 层140的材料组成和蚀刻速率来确定的，尽管也可以使用用于控制蚀刻工艺的其他合适的 方法。作为实例，考虑到第四钝化层140包括厚度为52000 1和蚀刻速率为每分钟 5000 A的SiN，可以使用10分钟的蚀刻时间以去除第四钝化层140的顶部并且保留位于开 口 145的底部处的2000在实施例中，形成在第四钝化层140内的开口 145具有约 5um的深度D，以及第四钝化层140的留在开口 145底部处的薄层具有约小于Ium的深度，尽管 其他尺寸也是可能的并且可以通过集成感应器的功能需求和工艺技术来确定。
[0033] 由于各向异性蚀刻工艺，开口 145具有笔直的侧壁，并且开口 145的位于第四钝化 层140内的部分具有矩形截面。在各向异性蚀刻工艺之后，例如，通过灰化工艺去除剩余的 PR0
[0034] 在一些实施例中，在从约5毫托至约10毫托的范围内的压力下、在从约300瓦至约 60瓦的范围内的功率下、利用从约100伏至约200伏的范围内的蚀刻偏压、在从约50°C至约 70°C的范围内的温度下、利用包括从约200标准立方厘米每分钟（seem)至约300sccm的H e和 约IOsccm至约30sccm的CH2F2以及利用约300至约500秒的持续时间，通过等离子体蚀刻来实 施各向异性蚀刻工艺。
[0035] 接下来，如图7A所示，通过PVD、CVD、PE-CVD、它们的组合或任何其他合适的沉积工 艺在开口 145(见图6)中沉积磁性材料142。根据实施例，不旨在限制的情况下，磁性材料142 共形地沉积在第四钝化层140和开口 145上方，使得磁性材料142填充开口 145并且覆盖第四 钝化层140的上表面。
[0036] 如图7B所示，在已经用磁性材料142填充开口 145之后，可以通过，例如，CMP工艺去 除开口 145外的任何过量的磁性材料。开口 145内部剩余的磁性材料142形成磁芯142。在一 些实施例中，由于使用平坦化工艺(例如，CMP工艺）以去除过量的磁性材料，磁芯142具有与 第四钝化层140的上表面齐平的平坦的上表面。图6、图7A和图7B中示出的工艺确保磁芯142 的形状或轮廓主要地通过开口 145来确定。由于可以通过例如干蚀刻工艺容易地控制开口 145的轮廓，本发明提供了一种简单的方法，该方法通过控制开口 145的轮廓以获得用于磁 芯142的期望的轮廓。在一些实施例中，如图7B所示，通过用磁性材料填充开口 145形成的磁 芯142具有矩形截面。
[0037]根据一些实施例，磁性材料142包括CoxZryTaz(CZT),其中x、y和2分别代表钴(Co)、 锆(Zr)和钽(Ta)的原子百分比。在一些实施例中，X在从约0.85至约0.95的范围内，y在从约 0.025至约0.075的范围内，以及z在从约0.025至约0.075的范围内。在实施例中，对于CZT材 料，x = 0.915，y = 0.04,和z = 0.045。根据一些实施例，磁芯142的厚度为约5um并且具有包 括堆叠在一起的多个薄膜结构的片层结构。在一些实施例中，可以通过将沉积工艺重复多 次或多个循环来形成磁芯142,其中沉积工艺的每个循环形成诸如图7C中示出的一个的薄 膜结构200。在一些实施例中，第一沉积循环在开口 145中形成第一薄膜结构，并且每个额外 的沉积循环在较早形成的薄膜结构上方形成新的薄膜结构。如图7C所示，薄膜结构200可以 包括连续地形成在层201上方的层204、203和202。例如，层201可以包括Ta并且具有约50 A 的厚度，层202可以包括CZT的氧化物并且具有约150又的厚度，层203可以包括CZT并且具 有约2000 A的厚度，以及层204可以包括Ta并且具有约5〇 A的厚度。可以使用，例如，CVD 沉积工艺连续地沉积层201、202、203和204来形成薄膜结构200。在一些实施例中，实施高达 约22个循环的沉积工艺以在开口 145中形成堆叠在一起的高达22个薄膜结构200。
[0038]在以上的实例中，Ta由于其良好的温度稳定性而用于薄膜结构200中，Ta帮助延长 器件寿命。Ta也用作阻挡层以阻止氧扩散至CZT内，从而阻止磁芯142的磁性损失。本领域中 的技术人员应当理解，与Ta具有相似的期望的性质的其他材料可以可选地用于薄膜结构 200中。薄膜结构200中CZT的氧化物阻止磁芯142中的垂直于磁芯142的上表面的电流流通， 其中该电流在本领域中已知为涡电流。对于感应器由于涡电流导致能量损失，因此通过在 薄膜结构200中具有介电层来降低涡电流是有利的。本领域技术人员应该理解，诸如SiO 2或 CoO的其他合适的介电层也可以用于薄膜结构200中以降低涡电流。
[0039]接下来，如图8中所示，使用本领域已知的诸如PVD、CVD的合适的方法，在磁芯142 和第四钝化层140的平坦的上表面上方形成第五钝化层150。在一些实施例中第五钝化层可 以由诸如聚苯并恶唑(PBO)、聚酰亚胺或苯并环丁烯的聚合物制成，或在一些其他实施例中 第五钝化层可以由二氧化硅、氮化硅、氮氧化硅、五氧化二钽或氧化铝制成。根据一些实施 例，第五钝化层150的厚度可以在从约Inm至约1 · 5nm的范围内，诸如约Inm〇
[0040] 在形成第五钝化层150之后，可以使用例如光刻和蚀刻工艺例如通过形成穿过第 四钝化层140和第五钝化层150的用于通孔152的开口来形成通孔152。可以在邻近并且沿着 磁芯142的相对两侧壁142s形成通孔152。在已经形成用于通孔152的开口之后，可以使用晶 种层(未示出）和镀工艺(诸如电化学镀)形成通孔152,尽管可以根据期望的材料可选地使 用诸如溅射、蒸发或PECVD工艺的其他形成工艺。一旦已经用诸如铜的导电材料填充用于通 孔152的开口，可以去除用于通孔152的开口外的任何过量的导电材料，以及可以使用例如 CMP工艺来平坦化通孔152和第五钝化层150。
[0041] 接下来，参照图1B，在第五钝化层150上方形成上线圈片段162。在一些实施例中， 上线圈片段162由铜制成，以及可以通过例如在第五钝化层150上方沉积PR层(未示出），通 过光刻和蚀刻工艺图案化PR，以在PR中形成开口，然后通过例如电化学镀工艺、PVD工艺、 CVD工艺、它们的组合或任何其他合适的工艺用铜填充用于上线圈片段162的开口来形成上 线圈片段162。在一些实施例中，可以在用铜填充用于上线圈片段的开口之前，在用于上线 圈片段的开口中形成晶种层(未示出）。在实施例中，上线圈片段162的厚度Tu为在约IOum和 约15um之间的范围内，诸如约12um。其他尺寸是可能的并且可以取决于例如用于集成感应 器168的功能需求和工艺技术。在形成上线圈片段162之后，可以通过例如灰化工艺去除剩 余的PR。
[0042] 接下来，可以在第五钝化层150和上线圈片段162上方形成第六钝化层160(见图 1B)。在一些实施例中第六钝化层160可以包括聚苯并恶唑(PBO)、聚酰亚胺或苯并环丁烯， 或在一些其他实施例中第六钝化层160包括二氧化硅、氮化硅、氮氧化硅、五氧化二钽或氧 化铝。诸如PVDXVD的沉积工艺或其他合适的工艺可以用于形成第六钝化层160。第六钝化 层160的厚度可以大于上线圈片段162的厚度从而使得上线圈片段162密封在第六钝化层 160中并且保护上线圈片段162免受外部环境的影响。可选地，第六钝化层160的厚度基本上 与上线圈片段162的厚度相同，并且在形成第六钝化层160之后，可以使用与用于形成下线 圈片段132类似的方法形成上线圈片段162。尽管未在图IB中示出，可以在第六钝化层160上 方形成一个或多个钝化层。
[0043] 以上描述的用于形成集成感应器的工艺的实施例具有许多优势。例如，以上讨论 的工艺避免了诸如磁芯体积损失和横向上蚀刻问题。通过使用等离子体蚀刻工艺以形成开 口（例如，在第四钝化层140中的开口 145)以及在开口中沉积磁性材料，形成的磁芯可以容 易地保持期望的体积以及矩形截面，这两者对良好感应器性能都是重要的。与现有工艺相 比，以上描述的工艺不需要任何额外的光刻掩模，从而可以在不具有额外掩模的额外的成 本的情况下，实现性能改进。使用上述工艺制造的集成感应器在诸如尺寸、成本和功耗的方 面提供优于离散感应器的改进，并且集成感应器可以与功率管理集成电路(PMIC)集成以降 低诸如移动电话的电子器件的形状因数。作为另一实例，包括集成感应器的集成调压器 (IVR)可以制造为具有很小的形状因数，其使得在系统中能够使用多个IVR以优化用于不同 子系统的电压。例如，在多芯CHJ系统中，可以使用多个IVR使得每个CPU芯具有其自己的IVR 以优化每个CPU芯的电压以节省功率。此外，由于至装载的距离更短，IVR可以提供比具有外 部离散的感应器的调压器更快的控制时间，其能够导致更好的系统性能和降低的功耗。
[0044] 图9示出了根据本发明的各个实施例的用于形成图IB中所示的半导体器件100的 方法的流程图。图9示出的流程图仅是实例，其不应不适当地限定权利要求的范围。本领域 中的技术人员应当认识到许多变化、替换和修改。例如，可以添加、去除、替换、重新排列和 重复图9中示出的各个步骤。
[0045] 参照图9,在步骤1010中，在半导体衬底上方形成第一钝化层，并且在第一钝化层 中形成后钝化互连件。在步骤1020中，在第一钝化层上方形成第二钝化层，并且在第二钝化 层中形成通孔。在步骤1030中，在第二钝化层上方形成第三钝化层，并且在第三钝化层中形 成下线圈片段。在步骤1040中，在第三钝化层上方形成第四钝化层，通过各向异性蚀刻处理 去除第四钝化层的顶部以在下线圈片段上面的第四钝化层中形成具有矩形截面的开口。在 步骤1050中，在形成在步骤1040中的开口中沉积磁芯材料以形成磁芯，并且平坦化磁芯和 第四钝化层。在步骤1060中，在磁芯和第四钝化层上方形成第五钝化层，沿着磁芯的相对两 侧壁形成通孔，并且通孔延伸穿过第四和第五钝化层。在步骤1070中，在第五钝化层和磁芯 上方形成上线圈片段，在步骤1060中形成的通孔将上线圈片段和下线圈片段连接。
[0046] 根据实施例，形成半导体器件的方法包括在位于衬底上方的第一介电层中形成下 线圈片段，在下线圈片段和第一介电层上方形成第二介电层，各向异性蚀刻第二介电层的 顶部以在下线圈片段上方形成开口，在开口中沉积磁性材料以形成磁芯，在磁芯和第二介 电层上方形成第三介电层，形成延伸穿过第二介电层和第三介电层的通孔，并且在形成通 孔之后，在第三介电层和磁芯上方形成上线圈片段，其中通孔将上线圈片段和下线圈片段 连接。
[0047] 另一实施例是在半导体器件中形成集成感应器的方法，方法包括在设置在衬底上 方的第一钝化层中形成下线圈片段;在设置在第一钝化层上方的第二钝化层中产生开口， 其中，开口位于下线圈片段上面并且具有笔直的侧壁和平坦的底面；用磁性材料填充开口 以形成磁芯；在磁芯上方形成上线圈片段以及形成将上线圈片段和下线圈片段连接的通 孔。
[0048] 在另一实施例中，半导体器件包括:位于衬底上方的第一介电层;位于第一介电层 中的下线圈片段;位于下线圈片段上方的上线圈片段;设置在下线圈片段和上线圈片段之 间并且与下线圈片段和上线圈片段绝缘的磁芯，其中磁芯具有矩形截面并且形成在第二介 电层中，第二介电层设置在第一介电层上方并且位于上线圈片段下方，其中，磁芯的上表面 与第二介电层的上表面共平面，以及其中，磁芯的厚度小于第二介电层的厚度;设置在磁芯 和第二介电层上方并且在上线圈片段下方的第三介电层；以及沿着磁芯的相对两侧壁设置 的多个通孔，其中，通孔延伸穿过第二介电层和第三介电层以将上线圈片段和下线圈片段 连接。
[0049] 根据本发明的一个实施例，提供了一种形成半导体器件的方法，包括在位于衬底 上方的第一介电层中形成下线圈片段;在所述下线圈片段和所述第一介电层上方形成第二 介电层;各向异性蚀刻所述第二介电层的顶部以在所述下线圈片段上方形成开口；在所述 开口中沉积磁性材料以形成磁芯；在所述磁芯和所述第二介电层上方形成第三介电层；形 成延伸穿过所述第二介电层和所述第三介电层的通孔；以及在形成所述通孔之后，在所述 第三介电层和所述磁芯上方形成上线圈片段，其中，所述通孔将所述上线圈片段和所述下 线圈片段连接。
[0050] 在上述的方法，所述的各向异性蚀刻所述第二介电层的顶部在到达所述下线圈片 段之前停止并且生成具有基本上矩形截面的开口。
[0051] 在上述的方法，通过等离子体蚀刻工艺实施所述的各向异性蚀刻所述第二介电层 的顶部。
[0052] 在上述的方法，使用选自基本上包括氮化硅、氧化硅、氮氧化硅、碳化硅以及它们 的组合的组的材料形成所述第二介电层。
[0053]在上述的方法，在所述开口中沉积磁性材料包括:在所述开口中重复沉积薄膜结 构以形成用于所述磁芯的片层结构。
[0054] 在上述的方法，通过沉积厚度为约5Q 1的由Ta制成的第一层、位于所述第一层上 方的厚度为约UO Λ的由CoZrTa的氧化物制成的第二层、位于所述第二层上方的厚度为约 2000A的由CoZrTa制成的第三层以及位于所述第三层上方的厚度为约50 A的由Ta制成的 第四层来形成所述薄膜结构。
[0055] 在上述的方法，还包括在所述开口中沉积磁性材料之后，通过平坦化工艺去除所 述开口外部的过量的磁性材料。
[0056]在上述的方法，使用选自基本上包括聚苯并恶唑(PBO)、聚酰亚胺或苯并环丁烯以 及它们的组合的组的材料来形成所述第三钝化层。
[0057]在上述的方法，邻近所述磁芯的相对两侧壁并且沿着所述磁芯的相对的两侧壁形 成所述通孔。
[0058]在上述的方法，还包括在所述上线圈片段上方形成至少一个介电层。
[0059] 根据本发明的另一实施例，还提供了一种在半导体器件中形成集成感应器的方 法，包括:在设置在衬底上方的第一钝化层中形成下线圈片段;在设置在所述第一钝化层上 方的第二钝化层中产生开口，其中，所述开口位于所述下线圈片段上面并且具有笔直的侧 壁和平坦的底面;用磁性材料填充所述开口以形成磁芯;在所述磁芯上方形成上线圈片段； 以及形成连接所述上线圈片段和所述下线圈片段的通孔。
[0060] 在上述的方法，通过各向异性等离子体蚀刻工艺生成所述开口，其中，所述各向异 性等离子体蚀刻工艺去除所述第二钝化层的顶部，而不暴露位于所述第一钝化层中的所述 下线圈片段。
[0061] 在上述的方法，通过将沉积工艺重复多个循环实施用所述磁性材料填充所述开 口，其中，第一沉积循环在所述开口中形成第一薄膜结构，其中，每个额外的沉积循环在位 于所述开口中的较早形成的薄膜结构上方形成新的薄膜结构。
[0062] 在上述的方法，所述沉积工艺重复大约22个循环，以及其中，在每个所述沉积循环 中形成的薄膜结构包括厚度为约50 1的Ta层、厚度为约2000Λ的CoZrTa层、厚度为约 150 A的CoZrTa的氧化物层以及厚度为约50 A的另一Ta层。
[0063] 在上述的方法，还包括在用所述磁性材料填充所述开口之后，对所述磁性材料施 加化学机械抛光(CMP)工艺。
[0064] 在上述的方法，还包括在形成所述上线圈片段之前，在所述磁芯和所述第二钝化 层上方形成第三钝化层。
[0065] 在上述的方法，在形成所述上线圈片段之前，实施所述的形成连接所述上线圈片 段和所述下线圈片段的通孔，以及其中，沿着所述磁芯的相对两侧壁在所述第三钝化层和 所述第二钝化层中形成所述通孔。
[0066] 根据本发明的又另一实施例，还提供了一种半导体器件，包括:第一介电层，位于 衬底上方;下线圈片段，位于所述第一介电层中；上线圈片段，位于所述下线圈片段上方;磁 芯，设置在所述下线圈片段和所述上线圈片段之间并且与所述下线圈片段和所述上线圈片 段绝缘，其中，所述磁芯具有基本上矩形的截面并且形成在第二介电层中，所述第二介电层 设置在所述第一介电层上方并且设置在所述上线圈片段下方，其中，所述磁芯的上表面与 所述第二介电层的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介电层的厚度； 第三介电层，设置在所述磁芯和所述第二介电层上方并且设置在所述上线圈片段下方；以 及多个通孔，沿着所述磁芯的相对两侧壁设置，其中，所述通孔延伸穿过所述第二介电层和 所述第三介电层以将所述上线圈片段和所述下线圈片段连接。
[0067] 在上述的半导体器件，所述第二介电层包括选自基本上包括氮化硅、氧化硅、氮氧 化硅、碳化硅和它们的组合的组的材料。
[0068]在上述的半导体器件，所述第三介电层包括选自基本上包括聚苯并恶唑(PBO)、聚 酰亚胺、苯并环丁烯和它们的组合的组的材料。
[0069]已经通过实例和按照优选实施例的方式描述本发明，应当理解，本发明不旨在限 制于公开的实施例。相反，本发明旨在覆盖各个修改和类似的布置(对本领域技术人员是显 而易见的）。因此，应当使所附权利要求与最广泛的解释相一致从而使得包含所有这样的修 改和类似的布置。
【主权项】
1. 一种形成半导体器件的方法，包括： 在位于衬底上方的第一介电层中形成下线圈片段； 在所述下线圈片段和所述第一介电层上方形成第二介电层； 各向异性蚀刻所述第二介电层的顶部以在所述下线圈片段上方形成开口； 在所述开口中沉积磁性材料以形成磁芯； 在所述磁芯和所述第二介电层上方形成第三介电层； 形成延伸穿过所述第二介电层和所述第三介电层的通孔；以及 在形成所述通孔之后，在所述第三介电层和所述磁芯上方形成上线圈片段，其中，所述 通孔将所述上线圈片段和所述下线圈片段连接。2. 根据权利要求1所述的方法，其中，所述的各向异性蚀刻所述第二介电层的顶部在到 达所述下线圈片段之前停止并且生成具有基本上矩形截面的开口。3. 根据权利要求2所述的方法，其中，通过等离子体蚀刻工艺实施所述的各向异性蚀刻 所述第二介电层的顶部。4. 根据权利要求1所述的方法，其中，使用选自基本上包括氮化硅、氧化硅、氮氧化硅、 碳化硅以及它们的组合的组的材料形成所述第二介电层。5. 根据权利要求1所述的方法，其中，在所述开口中沉积磁性材料包括:在所述开口中 重复沉积薄膜结构以形成用于所述磁芯的片层结构。6. 根据权利要求5所述的方法，其中，通过沉积厚度为约A的由Ta制成的第一层、位 于所述第一层上方的厚度为约150 A的由CoZrTa的氧化物制成的第二层、位于所述第二层 上方的厚度为约2000A的由CoZrTa制成的第三层以及位于所述第三层上方的厚度为约 50 Λ的由Ta制成的第四层来形成所述薄膜结构。7. 根据权利要求1所述的方法，还包括在所述开口中沉积磁性材料之后，通过平坦化工 艺去除所述开口外部的过量的磁性材料。8. 根据权利要求1所述的方法，其中，使用选自基本上包括聚苯并恶唑(ΡΒ0)、聚酰亚胺 或苯并环丁烯以及它们的组合的组的材料来形成所述第三钝化层。9. 一种在半导体器件中形成集成感应器的方法，包括： 在设置在衬底上方的第一钝化层中形成下线圈片段； 在设置在所述第一钝化层上方的第二钝化层中产生开口，其中，所述开口位于所述下 线圈片段上面并且具有笔直的侧壁和平坦的底面； 用磁性材料填充所述开口以形成磁芯； 在所述磁芯上方形成上线圈片段；以及 形成连接所述上线圈片段和所述下线圈片段的通孔。10. -种半导体器件，包括： 第一介电层，位于衬底上方； 下线圈片段，位于所述第一介电层中； 上线圈片段，位于所述下线圈片段上方； 磁芯，设置在所述下线圈片段和所述上线圈片段之间并且与所述下线圈片段和所述上 线圈片段绝缘，其中，所述磁芯具有基本上矩形的截面并且形成在第二介电层中，所述第二 介电层设置在所述第一介电层上方并且设置在所述上线圈片段下方，其中，所述磁芯的上 表面与所述第二介电层的上表面共平面，以及其中，所述磁芯的厚度小于所述第二介电层 的厚度； 第三介电层，设置在所述磁芯和所述第二介电层上方并且设置在所述上线圈片段下 方；以及 多个通孔，沿着所述磁芯的相对两侧壁设置，其中，所述通孔延伸穿过所述第二介电层 和所述第三介电层以将所述上线圈片段和所述下线圈片段连接。
【文档编号】H01L23/64GK106057784SQ201510769800
【公开日】2016年10月26日
【申请日】2015年11月12日
【发明人】郭俊聪, 卢玠甫, 苏彦硕
【申请人】台湾积体电路制造股份有限公司