据本实用新型的实施例，一个或多个渗杂区58从主表面14延伸到外延层20内一定距离 Dm，其中距离咕4小于零偏置耗尽区宽度ZeD，并且每个渗杂区58的总积分电荷Qd(由渗杂 区58的渗杂浓度在距离DeA上的积分给出）可W近似为渗杂区58的峰值表面浓度和距离 咕4的乘积的一半。因此，沟槽30、32和34延伸到半导体材料12中的距离大于零偏置耗尽 宽度。渗杂区58可W被称为势垒高度调节区、势垒高度调节层、或渗杂层，零偏置耗尽宽度 ZcD可W被称为零偏置耗尽边界。在一个实施例中，半导体材料12是N型导电性的，渗杂层 58是P型导电性的，而在另一个实施例中，半导体材料12是P型导电性的，渗杂层58是N 型导电性的。应注意，势垒高度调节层58可W在肖特基接触的形成之前或者在肖特基接触 的形成之后形成。
[0059] 图2是根据本实用新型的另一个实施例的半导体元件10A的截面图。肖特基装置 10A包括半导体材料12、肖特基接触66、接触件68和渗杂区58。然而，肖特基装置10A不 包含沟槽30、32和34,电介质衬垫40A、40B和40C，W及多晶娃填充物44A、44B和44C。
[0060] 图3是示出根据本实用新型的一个实施例的泄漏电流IR与反向电压VR的性能图 100。性能图100可W称为图100。曲线102示出了根据本实用新型的实施例的泄漏电流 IR随着增大的反向电压VR而减小，其中渗杂层58的厚度小于零偏置耗尽区宽度ZcD，即，渗 杂层58从表面14延伸到半导体材料12中的距离比零偏置耗尽区从表面14延伸到半导体 材料12中的距离小或短。渗杂层58的总积分电荷由参考字符Qd来标识，其由渗杂层58的 渗杂浓度在深度咕4上的积分给出，并且近似为距离DeA和渗杂层58的峰值表面渗杂浓度的 乘积的一半。优选地，渗杂层58的总积分电荷Qd的范围为约10 9原子每立方厘米（atoms/ cm3)至约10"atoms/cm3。曲线102示出了距离和峰值表面浓度的组合提供了反向电流IR随 着增大的反向电压减小的意料之外的结果。为完整起见，曲线104、106和108被包括在内， 其中曲线104示出了对于如下装置的对于泄漏电流与反向电压的影响，其中渗杂层58的厚 度大于零偏置耗尽区宽度ZBD、渗杂层58的总积分电荷Qd大于10 "atoms/cm3、或二者均满 足，该导致泄漏电流IR随着增大的反向电压VR而基本上保持不变，所述装置行为像PiN二 极管；曲线106示出了对于如下装置的对于泄漏电流IR与反向电压VR的影响，其中渗杂层 58的导电类型与半导体材料12相同，并且比零偏置耗尽区宽度浅；曲线108示出了其中没 有渗杂层58的对于泄漏电流与反向电压的影响，该导致泄漏电流随着增大的反向电压VR 而增大。
[0061] 图4是根据本实用新型的一个实施例的在制造期间的半导体元件10(例如，肖特 基装置）的一部分的截面图。图4示出了具有相对表面14和16的半导体材料12。表面14 也称为前表面或顶表面，表面16也称为底表面或背表面。根据该个实施例，半导体材料12 包括形成在半导体衬底18上的外延层20。优选地，衬底18是重渗杂有N型渗杂剂或杂质 材料的娃，外延层20是轻渗杂有N型渗杂剂的娃。根据本实用新型的实施例，衬底18具有 小于约6毫欧-厘米（mQ-cm)的电阻率，外延层20具有从约1.5微米（ym)(对于20伏 特沟槽肖特基装置）至约125ym(对于1000伏特沟槽肖特基装置）的范围厚度的，并且具 有范围从约0. 1Q-cm(对于20伏特沟槽肖特基装置）至约100Q-cm(对于1000伏特沟槽 肖特基装置）的电阻率。作为示例，对于100伏特的额定击穿电压，衬底18具有约5mQ-cm 的电阻率，外延层20具有约3. 1Q-cm的电阻率和约6ym的厚度。虽然提供了用于沟槽肖 特基装置的示例性的值，但该并不是本实用新型的限制。所述肖特基装置也可W是平面肖 特基装置。衬底层18为电流在肖特基装置中流动提供了低电阻传导路径。应注意，渗杂有 N型渗杂剂的区或层被称为N型导电性或N导电类型的，渗杂有P型渗杂剂的区或层被称 为P型导电性或P导电类型的。合适的N型渗杂剂包括神、铺、磯等，合适的P型渗杂剂包 括棚、铜等。
[0062] 应该认识到，半导体材料12典型地包括有源区和边缘终止区（未示出）。
[0063] 仍参考图4,使用例如湿氨氣酸化巧酸蚀刻工艺来清洗表面14,然后在外延层20 上形成或由外延层20形成电介质材料层22。根据一个实施例，电介质层22的材料是厚度 在约100埃（A)至约5000A的范围内的二氧化娃。举例来说，二氧化娃层22是利用干 法氧化工艺或蒸汽氧化工艺在从约750摄氏度rC)至约105(TC的温度范围内形成的。用 于形成电介质层的一个示例性温度是900°C。可W通过氧化技术、沉积技术等来形成电介质 层22。用于电介质层22的其他合适的材料包括氮化娃等。
[0064] 在电介质层22之上图案化形成光致抗蚀剂层，W形成具有掩模元件26和暴露部 分电介质层22的开口 28的掩模结构24。掩模结构24也称为掩模或蚀刻掩模。
[0065] 现参考图5,通过去除部分的电介质层22和通过电介质层22的部分的去除而暴露 的外延层20的部分，W在外延层20中形成沟槽30、32和34。尤其是，将电介质层22的暴 露的部分W及外延层20的在电介质层22的暴露的部分之下的部分去除。具有去除部分的 电介质层22,即，电介层22的剩余部分，可W被称为硬掩模。沟槽30具有侧壁3〇s和底部 3〇f，沟槽32具有侧壁32s和底部32P，沟槽34具有侧壁34s和底部34P。举例来说，可W利 用基于氧和氣的化学试剂蚀刻的反应离子刻蚀巧I巧来形成沟槽30、32和34,其中可W利 用氣与氧的比率来控制沟槽轮廓参数，例如沟槽的各向异性和沟槽深度的均匀性。对于20 伏特至1000伏特的沟槽肖特基结构，可W将沟槽30、32和34蚀刻为具有从约1. 0ym至约 30ym范围的深度D、从约0. 2ym至约3ym范围的沟槽宽度W、W及从约0. 5ym至约7ym 范围的中屯、到中屯、距S。举例来说，对于100伏特的沟槽肖特基结构，沟槽30、32和34具有 约2. 2ym的深度D、约0. 8ym的宽度W、约3ym的中屯、到中屯、距S。虽然沟槽30、32和34 被示出为具有相同的深度D、宽度W和中屯、到中屯、距S，但是该并非是对本实用新型的限制。 沟槽30、32和34的尺寸可W彼此不同，或者，替代地，尺寸D、W和S中的一个或多个可W彼 此相同并且尺寸D、W和S中的一个或多个可W彼此不同。应认识到，该些例子是用于100 伏特的沟槽肖特基结构的，然而所述击穿电压不限于用于100伏特的沟槽肖特基结构或用 于沟槽肖特基结构。所述电压范围可W大于100伏特，所述肖特基装置可W是平面肖特基 装置。
[0066] 示出并描述了具有垂直侧壁的沟槽，然而该不是对本实用新型的限制。替代地，沟 槽30、32和34可W具有渐缩的（tapered)轮廓，其中沟槽30-34在其沟槽底部的宽度可W 小于其接近表面14处的宽度。根据沟槽侧壁基本上垂直并且沟槽底部基本上平行于表面 14的实施例，侧壁作为垂直表面并且底部作为水平表面。沟槽30-34被示出为终止在外延 层20中，然而，该不是对本实用新型的限制。例如，沟槽30-34可W终止在衬底18处或者 它们可W延伸到衬底18中。蚀刻技术和在外延层20中形成的沟槽30-34的数量不是本实 用新型的限制。
[0067] 沟槽30、32和34的形成留下了被配置为台式（mesa)结构36和38的半导体材料 12的部分。台式结构36是位于沟槽30和32之间且被沟槽30和32横向包围的半导体材 料12的部分，台式结构38是位于沟槽32和34之间且被沟槽32和34横向包围的半导体 材料12的部分。去除电介质层22的剩余部分。
[0068] 现参考图6,在表面14、沟槽30的侧壁3〇s和底部30P、沟槽32的侧壁32s和底部 32p、W及沟槽34的侧壁34s和底部34P上形成电介质层40。根据一个实施例，电介质层40 是利用湿法氧化技术、在约l〇〇〇°C至约1400°C的范围内的温度、通过外延层20的暴露的部 分的氧化形成的二氧化娃，并且具有约1000A至约5000A的范围的厚度。举例来说，电 介质层40具有约3800A的厚度，并且是通过湿法氧化工艺在约115(TC的温度形成的。
[0069] 现参考图7,在电介质层40上形成半导体材料层44。根据一个实施例，半导体层 44的材料是渗杂剂浓度在约1Xl〇i8atoms/cm3至约1X10 2°atoms/cm3的范围内的渗杂有N 型杂质材料的多晶娃。举例来说，半导体层44是渗杂有磯，渗杂剂浓度在约lXl〇i9atoms/ cm3。沟槽30、32和34可W被多晶娃层44完全地填充或者被多晶娃层44部分地填充。此外， 多晶娃层44可W是未渗杂的或渗杂的。举例来说，轻渗杂的多晶娃层小于约1Xl〇i4atoms/ cm3,中等渗杂的多晶娃层58在约1X10"atoms/cm3至约1X10i8atoms/cm3之间，而重渗杂 的多晶娃层大于约lXl〇i8atoms/cm3。
[0070] 现参考图8,利用例如氣化学试剂的等离子蚀刻机回刻多晶娃层44。回刻多晶娃 层44留下了电介质层40上的部分44A、44B和44C，并且暴露表面14上的电介质层40的 部分。使用例如原位娃回刻工艺蚀刻表面14上的电介质层40的暴露部分，其使得表面14 暴露并且分别留下了沟槽30、32和34的沿着侧壁3〇s和底部30P的部分40A、沿着侧壁32S 和底部32f的部分40B、W及沿着侧壁34S和底部34F的部分40C。多晶娃层44的部分44A、 44B和44C可W称为多晶娃填充物。该样，多个沟槽30、32和34延伸到半导体材料12内， 其中所述沟槽具有底部和侧壁、在所述底部和所述侧壁上的电介质材料（40A、40B和40C) W及在所述电介质材料上的半导体材料（44A、44B和44C)。应注意，可W执行可选的平坦化 步骤来平坦化表面14和多晶娃层44的多晶娃填充物44A、44B和44C的暴露部分W及电介 质层40的部分40A、40B和40C的暴露部分。举例来说，所述可选的平坦化步骤可W包括使 用利用氣、氯和氧化学成分的离子等离子体工具。
[0071] 现参考图9,在部分的表面14、多晶娃填充物44A、44B和44C上或者由部分的表面 14、多晶娃填充物44A、44B和44C，W及可选地在电介质层40的部分40A、40B和40C的暴露 部分上，形成掩蔽氧化物层48。在掩蔽氧化物层48之上图案化形成光致抗蚀剂层，W形成 掩模结构50,掩模结构50具有掩模元件52和开口 54,其暴露台式结构36和38之上的掩 蔽氧化物层48的部分和邻近沟槽30和34的半导体材料12的部分。掩模结构50可W称 为掩模、注入掩模或掩蔽掩模。
[0072] 通过注入杂质材料，例如棚或铜，穿过掩模结构50的暴露的部分并进入邻近表面 14的半导体材料12的部分，来执行势垒高度调