肖特基装置的制造方法
【技术领域】
[0001] 本实用新型通常设及半导体元件，尤其设及肖特基装置W及包括肖特基装置的半 导体元件。
【背景技术】
[0002] 诸如肖特基装置的半导体元件非常适合在高频应用中使用，因为它们具有短的反 向恢复时间和低的正向电压，即，低损耗。用于提高肖特基装置（例如，肖特基整流器）的 击穿电压的技术已导致其正向电压和反向泄漏电流的增大W及其开关速度的降低。由于 肖特基整流器的正向电压降随着所支持的击穿电压的增大而显著增大，因此肖特基整流 器通常限于小于300伏特的应用。在1991年1月1日颁布给化ueh-Rong化ang的美国 专利No. 4, 982, 260中已描述了提高肖特基接触区域的正向电压降、反向泄漏电流、W及 开关速度的功率整流器。在2000年6月20日颁布给化chardK.Williams的美国专利 No. 6, 078, 090中已描述了用于保护栅氧化物不受高电场和热载流子产生的影响的沟槽栅 极肖特基装置。该些技术的一个缺点是它们增加了用来制造肖特基装置的娃的量，该增加 了成本。另一个缺点是该些肖特基装置具有低的反向电压阻断能力、高的电流泄漏特性、W 及高的正向电压降。
[0003] 因此，具有提供具有快速开关和软恢复特性W及高的电压阻断能力、低的泄漏电 流、W及低的正向电压降的肖特基装置将是有利的。使制造该肖特基装置的方法具有成本 效益、时间效益、并且与肖特基装置制造工艺兼容也将是有利的。 【实用新型内容】
[0004] 如前所述的，本实用新型的一个实施例所要解决的一个技术问题是，现有技术的 肖特基装置增加了用来制造肖特基装置的娃的量，该增加了成本。本实用新型的一个实施 例所要解决的另一个技术问题是，该些肖特基装置具有低的反向电压阻断能力、高的电流 泄漏特性、W及高的正向电压降
[0005] 根据一个实施例，提供了一种肖特基装置，包括；第一导电类型的半导体材料，其 具有第一和第二主表面；第二导电类型的渗杂区，其从所述第一主表面延伸小于零偏置耗 尽边界的距离；W及与所述渗杂区接触的肖特基接触。
[0006] 根据一个优选实施例，所述半导体材料包括半导体衬底和外延层，所述外延层位 于所述半导体衬底上。
[0007] 根据一个优选实施例，所述肖特基装置还包括从所述主表面延伸到所述半导体材 料中的多个沟槽。
[0008] 根据一个优选实施例，所述多个沟槽延伸到所述半导体材料中大于所述零偏置耗 尽边界的距离。
[0009] 根据一个优选实施例，所述多个沟槽包括具有底部和侧壁的第一沟槽、在所述底 部和侧壁上的电介质材料W及在所述电介质材料上的半导体材料。
[0010] 根据一个优选实施例，所述渗杂区的总积分电荷是所述渗杂区的渗杂浓度在所述 渗杂区延伸到所述半导体材料中的所述距离上的积分。
[0011] 根据一个优选实施例，所述肖特基接触包括娃化物和导电材料层。
[0012] 根据一个实施例，提供了一种肖特基装置，包括；第一导电类型的半导体材料，其 具有第一和第二主表面；在所述半导体材料中的第二导电类型的势垒高度调节层，所述势 垒高度调节层从所述第一主表面延伸到所述半导体材料中小于零偏置耗尽边界的距离；W 及与所述势垒高度调节层接触的肖特基接触。
[0013] 根据一个优选实施例，所述势垒高度调节层在所述肖特基接触形成之前形成。
[0014] 根据一个优选实施例，所述势垒高度调节层在形成所述肖特基接触之后形成。
[0015] 根据一个优选实施例，所述势垒高度调节层包括延伸到所述半导体材料中的第二 导电类型的杂质材料，并且其中所述势垒高度调节层在所述肖特基接触之前形成。
[0016] 根据一个优选实施例，所述势垒高度调节层包括：在所述半导体材料之上的原位 渗杂的多晶娃层；并且所述原位渗杂的多晶娃层作为用于所述势垒高度调节层的杂质材料 的源。
[0017] 根据一个优选实施例，所述势垒高度调节层包括：在所述半导体材料之上的电介 质材料层；在所述电介质材料层之上的多晶娃层；延伸到所述多晶娃层中的第二导电类型 的杂质材料；并且其中延伸到所述多晶娃层中的所述杂质材料作为用于所述势垒高度调节 层的杂质材料的源。
[0018] 根据一个优选实施例，所述势垒高度调节层包括：由所述半导体材料形成的娃化 物层；在所述娃化物层之上的侣层；并且其中所述侣层作为用于所述势垒高度调节层的杂 质材料的源。
[0019] 根据一个优选实施例，形成所述势垒高度调节层包括用第二导电类型的杂质对所 述半导体材料进行等离子渗杂。
[0020] 根据一个优选实施例，所述势垒高度调节层包括注入穿过所述肖特基接触的第二 导电类型的杂质材料。
[0021] 根据本公开，肖特基装置提供快速开关和软恢复特性，W及高的电压阻断能力、低 的泄漏电流、W及低的正向电压降。另一方面，根据本公开的肖特基装置可W成本有效地和 /或时间有效地制造，并且可W与肖特基装置制造工艺兼容。
【附图说明】
[0022] 结合附图，通过阅读下面的详细描述，本实用新型将被更好地理解，附图中相同的 参考标记指示相同的元件，其中：
[0023] 图1是根据本实用新型的一个实施例的半导体元件的截面图；
[0024] 图2是根据本实用新型的另一个实施例的半导体元件的截面图；
[00巧]图3是根据本实用新型的实施例的半导体元件的性能图；
[0026] 图4是根据本实用新型的一个实施例的半导体元件在制造的早期阶段的截面图；
[0027] 图5是图4的半导体元件在制造的稍后阶段的截面图；
[002引图6是图5的半导体元件在制造的稍后阶段的截面图；
[0029] 图7是图6的半导体元件在制造的稍后阶段的截面图；
[0030] 图S是图7的半导体元件在制造的稍后阶段的截面图；
[003。图9是图8的半导体元件在制造的稍后阶段的截面图；
[0032] 图10是图9的半导体元件在制造的稍后阶段的截面图；
[0033] 图11是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0034] 图12是图11的半导体元件在制造的稍后阶段的截面图；
[0035] 图13是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0036] 图14是图13的半导体元件在制造的稍后阶段的截面图；
[0037]图15是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0038] 图16是图15的半导体元件在制造的稍后阶段的截面图；
[0039] 图17是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0040] 图18是图17的半导体元件在制造的稍后阶段的截面图；
[0041] 图19是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0042] 图20是图19的半导体元件在制造的稍后阶段的截面图；
[0043] 图21是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0044] 图22是图21的半导体元件在制造的稍后阶段的截面图；
[0045] 图23是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0046] 图24是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0047] 图25是图24的半导体元件在制造的稍后阶段的截面图；
[0048] 图26是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0049] 图27是图26的半导体元件在制造的稍后阶段的截面图；
[0050] 图28是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0051] 图29是图28的半导体元件在制造的稍后阶段的截面图；
[0052] 图30是根据本实用新型的另一个实施例的半导体元件在制造期间的截面图；
[0053] 图31是图30的半导体元件在制造的稍后阶段的截面图；
[0054] 图32是示出根据本实用新型的一个实施例的反向电流与反向电压之间的关系的 图；
[0055] 图33是示出根据本实用新型的一个实施例的正向电流与正向电压之间的关系的 图。
[0056] 为图示说明的简单和清晰起见，附图中的元件并非按比例绘制，不同附图中相同 的参考标记指示相同的元件。此外，为了描述的简单起见，省略了公知步骤和元件的描述和 细节。如该里使用的，载流电极指装置的携载通过装置的电流的元件，例如M0S晶体管的源 极或漏极、或者双极晶体管的发射极或集电极、或者二极管的阴极或阳极；控制电极指装置 的控制流过装置的电流的元件，例如M0S晶体管的栅极或双极晶体管的基极。虽然该里将 装置描述为某些n沟道或P沟道装置，或者某些n型或P型渗杂区，但是本领域普通技术人 员将理解，根据本实用新型的实施例，互补装置也是可能的。本领域技术人员将理解，该里 使用的词语"在…期间"、"当…时"、W及"在…时"并不是指一个行动基于一个起始行动立 即发生的精确的术语，而是在由起始行动发起的反应和起始行动之间可W有一些小的但是 合理的延迟，例如传播延迟。词语"大致上"、"约"、或"基本上"的使用意指项素的值具有预 期与所陈述的值或位置非常接近的参数。然而，本领域众所周知，总存在微小的偏差阻碍所 述值或位置与所陈述的完全一样。本领域公认的，直至约百分之十（10% )(对于半导体渗 杂浓度直至百分之二十（20% ))的偏差被视为距完全如所描述的理想目标的合理偏差。
【具体实施方式】
[0057] 总的来说，本实用新型提供了一种肖特基装置和一种包括势垒高度调节注入的用 于制造所述肖特基装置的方法，所述肖特基装置具有比肖特基界面ZcD的零偏置耗尽区小 的渗杂层厚度，即，渗杂层从表面14延伸到半导体材料中的距离比零偏置耗尽区小或短， 或者肖特基界面的边界ZcD从表面14延伸到半导体材料12中。该种方法结合肖特基结中 施加的反向偏压利用了镜像力势垒高度调制现象，其中反向镜像势垒随着反向偏压增大而 增大。
[0058] 图1是根据本实用新型的一个实施例的半导体元件（例如，肖特基装置10)的一 部分的截面图。图1示出的是半导体材料12,其具有主表面14和16,并且包括在半导体衬 底18上形成的外延层20。沟槽30、32和34从主表面14至少延伸到外延层20中。沟槽 30、32和34具有分别内衬有电介质材料40A、40B和40C的侧壁。多晶娃填充材料44A、44B 和44C分别形成在电介质衬垫40A、40B和40C上。肖特基接触66与主表面14接触地形成， 并且导体68与主表面16接触地形成。应注意，肖特基接触66被形成为与渗杂区58接触。 根