[0049]第二源极欧姆接触区，位于所述第四低压阱内，所述第二源极欧姆接触区具有第一掺杂类型；
[0050]第二栅极，至少覆盖所述第二源极欧姆接触区和所述第三场氧化层第二侧之间的半导体衬底，所述第三场氧化层的第一侧远离所述第四低压阱，所述第三场氧化层的第二侧靠近所述第四低压阱。
[0051]根据本实用新型的一个实施例，在所述源指头尖倒角部分的剖面方向上，所述增强型器件还包括:
[0052]第二掺杂类型的第五埋层，位于所述第五高压阱的第一区域内；
[0053]第二掺杂类型的第六埋层，位于所述第四低压阱下方的半导体衬底内。
[0054]根据本实用新型的一个实施例，所述第一区域的深度大于所述第二区域的深度。
[0055]与现有技术相比，本实用新型具有以下优点:
[0056]本实用新型实施例的复合高压半导体器件中，位于直边部分的增强型器件中，位于源端的第二高压阱的掺杂浓度小于漂移区部分的第一高压阱的掺杂浓度，从而可以获得有效的低压阱浮空电位，可以防止击穿或泄漏电流流入半导体衬底导致的可靠性问题，有利于保护源端，从而有利于提高整个器件的可靠性。
[0057]进一步地，本实用新型实施例的复合高压半导体器件中，位于直边部分的增强型器件中，位于漂移区部分的第一高压阱以及第一高压阱中的第一埋层共同形成“TripleResurf”结构，从而使得器件具有高耐压、低导通电阻等优良特性。此外，位于第二高压阱内的第二埋层位于低压阱下方，一方面增大了低压阱的结深，从而减小了源端鸟嘴部分的电场，另一方面减小了低压阱的寄生电阻，从而提高了器件的安全工作区和可靠性。
[0058]另外，本实用新型实施例的复合高压半导体器件中，直边部分包括相互间隔的直边导电部分和直边连接部分，在直边连接部分内，第一埋层和第二埋层相互连接(优选为连接至地电位)，而在直边导电部分内，第一埋层和第二埋层之间存在间隔，也即二者彼此隔离，采用这样的方式，使得整个器件中的第一埋层和第二埋层电连接，从而使得器件在击穿时能足够耗尽而且可以保护鸟嘴结构的可靠性。此外，栅极可以仅在直边连接部分内通过互连线引出，一方面可以保证互连线的导电能力，减小或避免大电流时的电迀移等现象导致的可靠性问题，另一方面可以减小动态信号的延迟带来的可靠性问题。
【附图说明】
[0059]图1是根据本实用新型第一实施例的复合高压半导体器件的版图示意图；
[0060]图2是图1沿AA’方向的剖面结构示意图；
[0061]图3A和图3B示出了根据本实用新型第一实施例的复合高压半导体器件的第一高压阱和第二高压阱的形成过程；
[0062]图4是图1沿AA”方向的剖面结构示意图；
[0063]图5是图1沿BB’方向的剖面结构示意图；
[0064]图6是图1沿CC’方向的剖面结构示意图；
[0065]图7是根据本实用新型第二实施例的复合高压半导体器件的直边导电部分的剖面结构示意图；
[0066]图8是根据本实用新型第三实施例的复合高压半导体器件的直边导电部分的剖面结构示意图；
[0067]图9是根据本实用新型第四实施例的复合高压半导体器件的直边导电部分的剖面结构示意图。
【具体实施方式】
[0068]下面结合具体实施例和附图对本实用新型作进一步说明，但不应以此限制本实用新型的保护范围。
[0069]第一实施例
[0070]参考图1，图1示出了该复合高压半导体器件的版图结构，包括直边部分101、漏指头尖倒角部分102和源指头尖倒角部分103，漏指头尖倒角部分102、源指头尖倒角部分103分别与直边部分101连接。其中，直边部分101沿直线排布;漏指头尖倒角部分102和源指头尖倒角部分103弯曲排布，例如，二者可以具有适当的倒角形状。其中，直边部分101包括相互间隔的多个直边导电部分和多个直边连接部分，剖面线AA’所处的区域为其中一个直边导电部分，剖面线AA”所处的区域为其中一个直边连接部分。剖面线BB’处于源指头尖倒角部分102，剖面线CC’处于漏指头尖倒角部分103。
[0071]此外，在该版图上分布有复合高压半导体器件的漏极11、栅极12、源极13以及地电极10等。
[0072]该复合高压半导体器件中集成有增强型器件和耗尽型器件，增强型器件可以位于直边部分101和源指头尖倒角部分103，耗尽型器件可以位于漏指头尖倒角部分102。
[0073]其中，增强型器件例如可以是LDM0S器件或LIGBT器件，但并不限于此;耗尽型器件可以是JFET器件但并不限于此。增强型器件和耗尽型器件可以共用漏极11，使得版图更加紧凑，从而有利于减小芯片面积。
[0074]本领域技术人员应当理解，在AC交流应用中，驱动电路的工作通常需要一个启动电路。在此启动电路中，传统的启动电路是从整流桥输出端直接串联一个大电阻，整流桥通过该大电阻给旁路电容充电，直到启动电路开始工作。这种方式的缺点是:驱动电路正常工作后，启动电阻上仍然要浪费一定的功耗，且外围方案中需要增加一个电阻元件，增加的整机的成本。采用本实施例的复合高压半导体器件，增强型器件可以作为驱动器件，耗尽型器件可以作为启动电路中的高压启动器件，有利于简化电路，降低成本。
[0075]参考图2，图2示出了直边导电部分沿AA’的剖面结构。作为一个非限制性的例子，此处集成的增强型器件为N型的LDM0S器件，该LDM0S器件包括:P型掺杂的半导体衬底1;N型掺杂的高压阱2A和高压阱2B，并列地位于半导体衬底1内，优选地，高压阱2A和高压阱2B的边界相接;P型掺杂的低压阱3，位于高压阱2B内；场氧化层6，位于高压阱2A内；N型掺杂的漏极欧姆接触区8B，位于场氧化层6第一侧的高压阱2A内，场氧化层6的第一侧为远离高压阱2B的一侧;N型掺杂的源极欧姆接触区8A和P型掺杂的体接触区9A，位于低压阱3内；栅极7，至少覆盖源极欧姆接触区8A和场氧化层6第二侧之间的半导体衬底1，场氧化层6的第二侧靠近高压阱2B;互连线10，分别与漏极欧姆接触区8B和源极欧姆接触区8A电连接。高压阱2A和高压阱2B中可以分别形成有P型掺杂的埋层5A和埋层5B。其中，埋层5B位于低压阱3的下方，更加优选地，埋层5B可以和低压阱3的底部相接。
[0076]此外，与高压阱2A、2B并列地，半导体衬底内还形成有另一P型掺杂的低压阱3’，该低压阱3’中形成有地电位接触区9B。
[0077]高压阱2A内的埋层5A和高压阱2A形成“TripleResurf”结构，从而使得器件可以获得高耐压、低导通电阻等优良特性;位于高压阱2B中的埋层5B位于低压阱3下方，一方面可以增大低压阱3的结深从而减小源端鸟嘴部分的电场，另一方面可以减小低压阱3的寄生电阻，从而提高器件的安全工作区和可靠性
[0078]更具体而言，栅极7可以包括栅介质层以及位于栅介质层上的栅电极，其中，栅介质层的材料可以是氧化硅，栅电极的材料可以是多晶硅。栅极7可以延伸至覆盖场氧化层6的一部分，形成栅极场板结构。互连线10的材料可以是铝或者其他导电金属材料。互连线10的一部分也可以延伸至覆盖场氧化层6的一部分，用作金属场板，以优化器件表面电场，提高器件耐压。
[0079]高压阱2B的掺杂浓度小于高压阱2A的掺杂浓度。更优选地，高压阱2B的深度小于高压阱2A的深度。采用这样的结构，可以获得有效的低压阱3的浮空电位，防止击穿或泄露电流流入半导体衬底导致的整个器件的可靠性问题。
[0080]高压阱2A和高压阱2B可以采用线性变掺杂的