MOS晶体管PM的源极和栅极连接至第二连接端VDD，其衬体端与其源极相连，其漏极与所述NMOS晶体管NM的衬体端相连。
[0023]图3为图2中的静电保护电路在一个实施例中的版图结构示意图。
[0024]所述NMOS晶体管NM包括:
[0025]衬底PSUB;
[0026]自衬底的上表面向下延伸而成的衬底接触区220，其作为NMOS晶体管NM的衬体端；
[0027]自衬底的上表面向下延伸而成的第一有源区230，其作为NMOS晶体管NM的漏极；
[0028]自衬底的上表面向下延伸而成的第二有源区240，所述第一有源区与第二有源区相互间隔，第二有源区作为NMOS晶体管NM的源极；
[0029]形成于所述衬底的上表面之上的第一栅极250，其中该第一栅极250位于第一有源区230和第二有源区240之间并与第一有源区230和第二有源区240相邻。
[0030]所述PMOS晶体管PM包括:
[0031]形成于所述衬底PSUB中的阱区NWELL，第二有源区240较第一有源区210距离所述阱区NWELL更近；
[0032]自阱区NWELL的上表面向下延伸而成的阱接触区260，其作为PMOS晶体管PM的衬体端；
[0033]自阱区NWELL的上表面向下延伸而成的第三有源区270和第四有源区280，其中第三有源区270有部分位于阱区内，部分位于衬底PSUB中，第三有源区270与第二有源区240相邻且间隔，第四有源区280较第三有源区270距离第二有源区240更远，第三有源区270作为PMOS晶体管PM的漏极，第四有源区280为PMOS晶体管PM的源极；
[0034]形成于所述衬底PSUB的上表面之上的第二栅极290，其中该第二栅极290位于第三有源区270和第四有源区280之间并与第三有源区和第四有源区相邻。
[0035]在该实施例中，衬底PSUB、衬底接触区220、第三有源区270、第四有源区280为P型掺杂，阱区NWELL、第一有源区230、第二有源区240、阱接触区260为N型掺杂。第四有源区280、第二栅极290、阱接触区260、第一有源区230通过接触孔和金属与第二连接端VDD相连，衬底接触区220、第二有源区240通过接触孔和金属与第一连接端VSS相连。
[0036]本实用新型中的静电保护电路200尤其适合于PMOS晶体管的击穿漏源电压BVDS低于匪OS晶体管的击穿漏源电压BVDS的工艺。当电源VDD到地VSS之间出现正向ESD冲击电压时，PMOS晶体管PM首先被击穿，从电源VDD到PMOS晶体管PM的漏极出现击穿电流，电流流进WOS晶体管匪的衬底，匪OS晶体管匪的寄生NPN基极电位上升，使得P型衬底PSUB与匪OS晶体管匪的源极的PN结正偏，这样就触发了寄生NPN导通，电源端VDD的静电荷经过寄生NPN泄放到接地端VSS，可以有效的保护芯片内部电路。
[0037]通过PMOS晶体管PM的击穿漏源电压触发NMOS晶体管匪的寄生NPN导通，降低ESD器件触发电压，提高ESD保护性能。
[0038]本实用新型中的“连接”、“相连”或“相接”等表示电性连接的词语都表示电性的间接或直接连接。上述说明已经充分揭露了本实用新型的【具体实施方式】。需要指出的是，熟悉该领域的技术人员对本实用新型的【具体实施方式】所做的任何改动均不脱离本实用新型的权利要求书的范围。相应地，本实用新型的权利要求的范围也并不仅仅局限于前述【具体实施方式】D
【主权项】
1.一种静电保护电路，其特征在于，其包括: NMOS晶体管，其源极和栅极连接至第一连接端，其漏极连接至第二连接端； PMOS晶体管，其源极和栅极连接至第二连接端，其衬体端与其源极相连，其漏极与所述NMOS晶体管的衬体端相连。2.根据权利要求1所述的静电保护电路，其特征在于: 所述NMOS晶体管包括: 衬底； 自衬底的上表面向下延伸而成的衬底接触区，其作为NMOS晶体管的衬体端； 自衬底的上表面向下延伸而成的第一有源区，其作为NMOS晶体管的漏极； 自衬底的上表面向下延伸而成的第二有源区，所述第一有源区与第二有源区相互间隔，第二有源区作为NMOS晶体管的源极； 形成于所述衬底的上表面之上的第一栅极，其中该第一栅极位于第一有源区和第二有源区之间并与第一有源区和第二有源区相邻； 所述PMOS晶体管包括: 形成于所述衬底中的阱区，第二有源区较第一有源区距离所述阱区更近； 自阱区的上表面向下延伸而成的阱接触区，其作为PMOS晶体管的衬体端； 自阱区的上表面向下延伸而成的第三有源区和第四有源区，其中第三有源区有部分位于阱区内，部分位于衬底中，第三有源区与第二有源区相邻且间隔，第四有源区较第三有源区距离第二有源区更远，第三有源区作为PMOS晶体管的漏极，第四有源区为PMOS晶体管的源极； 形成于所述衬底的上表面之上的第二栅极，其中该第二栅极位于第三有源区和第四有源区之间并与第三有源区和第四有源区相邻。3.根据权利要求2所述的静电保护电路，其特征在于: 衬底、衬底接触区、第三有源区、第四有源区为P型掺杂， 阱区、第一有源区、第二有源区、阱接触区为N型掺杂。4.根据权利要求2所述的静电保护电路，其特征在于: 第四有源区、第二栅极、阱接触区、第一有源区通过接触孔和金属与第二连接端相连，衬底接触区、第二有源区通过接触孔和金属与第一连接端相连。5.根据权利要求1所述的静电保护电路，其特征在于:其适合于PMOS晶体管的击穿漏源电压低于NMOS晶体管的击穿漏源电压的工艺。
【专利摘要】本实用新型公开一种静电保护电路，其包括：NMOS晶体管，其源极和栅极连接至第一连接端，其漏极连接至第二连接端；PMOS晶体管，其源极和栅极连接至第二连接端，其衬体端与其源极相连，其漏极与所述NMOS晶体管的衬体端相连。与现有技术相比，本实用新型中的静电保护电路通过PMOS晶体管的击穿电压触发NMOS晶体管的寄生NPN导通，从而降低静电保护电路的触发电压，提高ESD保护性能。
【IPC分类】H01L27/02
【公开号】CN205231058
【申请号】CN201521055030
【发明人】田文博, 尹航, 王钊
【申请人】无锡中感微电子股份有限公司
【公开日】2016年5月11日
【申请日】2015年12月16日