电路结构的制作方法

本实用新型涉及一种被配置用于执行对输入电压V_输入的四倍放大(即，产生输出电压V_输出≈4*V_输入)的单级电荷泵电路。

背景技术：

正电压电荷泵为操作用于将输入电压转换成具有比该输入电压更高幅值的输出电压的DC-DC电压转换器。在许多情况下，该输入为用于电路的电源电压。这种电荷泵电路通常使用电容器作为能量存储器件。对电容器进行开关，其方式为使得发生期望的电压转换。

电荷泵可用于许多不同类型的电路，包括低压电路、动态随机存取存储器电路、开关电容器电路、EEPROM和收发器。例如，在非易失性存储器中，电荷泵是至关重要的，因为这些电荷泵被用来生成执行程序和擦除操作所必需的高电压。

电荷泵电路通常包括被称为“倍压器”电路的基本构建块。该倍压器电路获得DC输入电压(V_输入)并生成基本上等于输入电压的两倍(即，2*V_输入)的输出电压(V_输出)，其中，“基本上等于”意思是在容差范围内(一般地小于百分之几)在相同或几乎相同的电压上，该容差范围取决于寄生电容两端和输出电流负载两端的的电压降(或电荷损失)。通过以串联方式级联N个这种倍压器电路级，可以产生基本上等于(N+1)*V_输入的最终输出电压。

图1中示出了现有技术的倍压器电路10级的示例。此电路10在本领域中通常被称为基于CMOS锁存器的倍压器。电路10包括由两个交叉耦合的CMOS反相器电路12和14形成的锁存器电路。该锁存器电路的这些n沟道MOS晶体管的源极端子连接至输入节点A(接收输入电压V_输入)，并且该锁存器电路的这些p沟道MOS晶体管的源极端子连接至输出节点B(生成输出电压V_输出)。将电容器C耦合至锁存器电路的这些CMOS晶体管的每一对连接的漏极端子。耦合至反相器电路12的第一电容器被配置用于接收时钟信号CK，并且耦合至反相器电路14的第二电容器被配置用于接收时钟信号CKN(其为时钟信号CK的逻辑反相)。此电路10响应于时钟信号CK和CKN用于使输入电压加倍的操作对本领域技术人员来说是众所周知的。

可以通过如图2中所示那样以串联方式级联三个这种倍压器电路10级以产生基本上等于4*V_输入的最终输出电压V_输出来制成电压四倍器电路。与其他现有技术级联电路相比，图2的电路有利地并不呈现电荷泵的所连接级两端的阈值电压降。此外，如适用于所有级，该电路只需要这两个时钟相位(CK和CKN)。然而，存在多个已知缺点，包括：

1)针对如图2中的倍压器，随着N的增大，例如当N＝3时，这三个级联电路10级占据了相当大量的电路面积，特别是由于存在六个电容器C，这六个电容器所占据的面积是相当大的并且在该电路所占据的总体面积中占主导地位。根据多个不同的参数(包括电荷泵的操作频率、输出电流负载、输出电容负载及斜升时间)来选择每个电容器C的电容。一般而言，包括在该电路中的每个电容器C的电容都是相同的，并且因此电容器所占据的总体面积为一个电容器所需面积的六倍。

2)同时，在电荷泵送操作期间从一个电路级到另一个电路级的CMOS晶体管开关两端有一些电荷损失。作为示例，在输入电压V_输入＝2V的情况下，在第一、第二和第三倍压器电路10级处的输出电压可能分别等于3.96V、5.92V和7.89V，其中，基本上相等的输出电压的0.11V的差别表示与理想的8V输出电压的1.4％的百分比或偏移量。

因而本领域中需要一种可以被用来生成基本上等于输入电压的四倍的输出电压的电压四倍器电路，并且该四倍器电路与现有技术的多级级联电荷泵相比占据减少的电路面积。

技术实现要素：

本申请的目的就在于克服上述现有技术中的问题。

根据本申请的一个方面，提供一种电路结构，该电路结构包括：第一晶体管，该第一晶体管具有耦合在电压输入节点与第一节点之间的源极-漏极路径；第一升压电容器，该第一升压电容器的第一极板耦合至该第一节点并且第二极板被耦合用于接收第一时钟信号；第一电平转换电路，该第一电平转换电路被配置用于接收该第一时钟信号并且输出经电平转换的第一时钟信号；第二电平转换电路，该第二电平转换电路被配置用于接收为该第一时钟信号的逻辑反相的第二时钟信号并且输出经电平转换的第二时钟信号；第二晶体管，该第二晶体管具有耦合在该电压输入节点与第二节点之间的源极-漏极路径；第一自举电容器，该第一自举电容器的第一极板耦合至该第二节点并且第二极板被耦合用于接收该经电平转换的第一时钟信号；第三晶体管，该第三晶体管具有耦合在该第一节点与第三节点之间的源极-漏极路径，所述第三晶体管的栅极由在该第二节点处的第一控制信号控制；以及第二升压电容器，该第二升压电容器的第一极板耦合至该第三节点并且第二极板被耦合用于接收该经电平转换的第二时钟信号。

在一个实施例中，该电路结构进一步包括第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点。

在一个实施例中，所述第一、第二和第三晶体管属于第一导电类型，并且所述第一输出晶体管属于与所述第一导电类型相反的第二导电类型。

在一个实施例中，所述第一晶体管的栅极和所述第二晶体管的栅极两者都由第二控制信号驱动。

在一个实施例中，该电路结构进一步包括：第四晶体管，所述第二晶体管具有耦合在所述电压输入节点与第四节点之间的源极-漏极路径；以及第三升压电容器，所述第三升压电容器的第一极板耦合至所述第四节点并且第二极板被耦合用于接收所述第二时钟信号；所述第二控制信号在所述第四节点处生成。

在一个实施例中，所述第四晶体管的栅极由在所述第一节点处生成的第三控制信号驱动。

在一个实施例中，该电路结构进一步包括：第五晶体管，所述第五晶体管具有耦合在所述电压输入节点与第五节点之间的源极-漏极路径；以及第二自举电容器，所述第二自举电容器的第一极板耦合至所述第五节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。

在一个实施例中，所述第四晶体管的栅极和所述第五晶体管的栅极两者都由在所述第一节点处生成的第三控制信号驱动。

在一个实施例中，该电路结构进一步包括：第六晶体管，所述第六晶体管具有耦合在所述第四节点与第六节点之间的源极-漏极路径，所述第六晶体管的栅极由在所述第五节点处生成的第四控制信号控制；以及第四升压电容器，所述第四升压电容器的第一极板耦合至所述第六节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号。

在一个实施例中，该电路结构进一步包括：第一输出晶体管，所述第一输出晶体管被配置用于将所述第三节点处的电压选择性地传输至输出电压节点，所述第一输出晶体管的栅极由在所述第六节点处生成的第五控制信号驱动；以及第二输出晶体管，所述第二输出晶体管被配置用于将所述第六节点处的电压选择性地传输至所述输出电压节点，所述第二输出晶体管的栅极由在所述第三节点处生成的第六控制信号驱动。

在一个实施例中，所述第一电平转换电路包括：第一电平转换器晶体管，所述第一电平转换器晶体管具有耦合在所述第一节点与经电平转换的第一时钟信号输出节点之间的源极-漏极路径；以及第二电平转换器晶体管，所述第二电平转换器晶体管具有耦合在所述经电平转换的第一时钟信号输出节点与接收所述第一时钟信号的节点之间的源极-漏极路径。

在一个实施例中，所述第一电平转换器晶体管的栅极端子和所述第二电平转换器晶体管的栅极端子两者均由所述电压输入节点处的电压偏置。

在一个实施例中，所述第二电平转换电路包括：第一电平转换器晶体管，所述第一电平转换器晶体管具有耦合在所述第四节点与经电平转换的第二时钟信号输出节点之间的源极-漏极路径；以及第二电平转换器晶体管，所述第二电平转换器晶体管具有耦合在所述经电平转换的第二时钟信号输出节点与接收所述第二时钟信号的节点之间的源极-漏极路径。

在一个实施例中，所述第一电平转换器晶体管的栅极端子和所述第二电平转换器晶体管的栅极端子两者均由所述电压输入节点处的电压偏置。

根据本申请的另一方面，提供一种电路结构，该电路结构包括：第一电平转换电路，该第一电平转换电路被配置用于接收第一时钟信号并且输出经电平转换的第一时钟信号；第二电平转换电路，该第二电平转换电路被配置用于接收第二时钟信号并且输出经电平转换的第二时钟信号，其中，该第二时钟信号为该第一时钟信号的逻辑反相；第一电压升压电路，该第一电压升压电路包括第一电容器，该第一电容器的第一极板直接连接至第一节点并且第二极板被耦合用于接收该第一时钟信号，所述第一电压升压电路被配置用于响应于该第一时钟信号而将该第一节点处的电压从第一电压电平提升至基本上等于该第一电压电平的两倍的第二电压电平；第一传输晶体管，该第一传输晶体管被配置用于响应于第一控制信号而将该第一节点处的该升压后电压选择性地传输至第二节点，该第一控制信号是响应于该经电平转换的第一时钟信号而生成的；以及第二电压升压电路，该第二电压升压电路包括第二电容器，该第二电容器的第一极板直接连接至该第二节点并且第二极板被耦合用于接收该经电平转换的第二时钟信号，所述第二电压升压电路被配置用于响应于该经电平转换的第二时钟信号而将该第二节点处的电压从该第二电压电平提升至基本上等于该第二电压电平的两倍的第三电压电平。

在一个实施例中，所述第一电压升压电路进一步包括第一晶体管，所述第一晶体管具有耦合在处于所述第一电压电平的电压输入节点与所述第一节点之间的源极-漏极路径，所述第一晶体管的栅极由响应于所述第二时钟信号而生成的第二控制信号控制。

在一个实施例中，该电路结构进一步包括被配置用于生成所述第一控制信号的第一控制电路，所述第一控制电路包括：第二晶体管，所述第二晶体管具有耦合在所述电压输入节点与第三节点之间的源极-漏极路径，所述第二晶体管的栅极由所述第二控制信号控制；以及第一自举电容器，所述第一自举电容器的第一极板耦合至所述第三节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号。

在一个实施例中，该电路结构进一步包括：第三电压升压电路，所述第三电压升压电路包括第三电容器，所述第三电容器的第一极板直接连接至第四节点并且第二极板被耦合用于接收所述第二时钟信号，所述第三电压升压电路被配置用于响应于所述第二时钟信号而将所述第四节点处的电压从所述第一电压电平提升至所述第二电压电平；第二传输晶体管，所述第二传输晶体管被配置用于响应于第三控制信号而将所述第四节点处的所述升压后电压选择性地传输至第五节点，所述第三控制信号是响应于所述经电平转换的第二时钟信号而生成的；以及第四电压升压电路，所述第四电压升压电路包括第四电容器，所述第四电容器的第一极板直接连接至所述第五节点并且第二极板被耦合用于接收所述经电平转换的第一时钟信号，所述第四电压升压电路被配置用于响应于所述经电平转换的第一时钟信号而将所述第五节点处的电压从所述第二电压电平提升至所述第三电压电平。

在一个实施例中，所述第三电压升压电路进一步包括第三晶体管，所述第三晶体管具有耦合在处于所述第一电压电平的电压输入节点与所述第四节点之间的源极-漏极路径，所述第三晶体管的栅极由响应于所述第一时钟信号而生成的第四控制信号控制。

在一个实施例中，该电路结构进一步包括被配置用于生成所述第三控制信号的第二控制电路，所述第二控制电路包括：第四晶体管，所述第四晶体管具有耦合在所述电压输入节点与第六节点之间的源极-漏极路径，所述第四晶体管的栅极由所述第四控制信号控制；以及第二自举电容器，所述第二自举电容器的第一极板耦合至所述第六节点并且第二极板被耦合用于接收所述经电平转换的第二时钟信号。

根据本申请的方案，可以提供能够被用来生成基本上等于输入电压的四倍的输出电压的电压四倍器电路，并且该四倍器电路与现有技术的多级级联电荷泵相比占据减少的电路面积。

附图说明

为了更好地理解实施例，现在将仅通过示例的方式参照附图，在附图中：

图1是现有技术中基于CMOS锁存器的倍压器电路的电路图；

图2是现有技术中使用基于三个级联CMOS锁存器的倍压器电路的电压四倍器电路的电路图；

图3是单级电压四倍器电路的电路图；并且

图4至图8示出了用于图3电路的时钟和节点的信号波形。

具体实施方式

现在参照示出了电压四倍器电路100的电路图的图3。电路100包括：n沟道MOS晶体管MN1，该晶体管的源极端子耦合至电源电压节点VDD并且漏极端子耦合至节点NA1(即，该晶体管的源极-漏极路径耦合在VDD与NA1之间)；以及n沟道MOS晶体管MN2，该晶体管的源极端子耦合至电源电压节点VDD并且漏极端子耦合至节点NA2。晶体管MN1与MN2交叉耦合，其中，晶体管MN1的栅极端子在节点NA2处耦合至晶体管MN2的漏极端子，并且晶体管MN2的栅极端子在节点NA1处耦合至晶体管MN1的漏极端子。

电路100进一步包括：n沟道MOS晶体管MN3，该n沟道MOS晶体管的源极端子耦合至电源电压节点VDD并且漏极端子耦合至节点NB2；以及n沟道MOS晶体管MN4，该n沟道MOS晶体管的源极端子耦合至电源电压节点VDD并且漏极端子耦合至节点NB1。晶体管MN3的栅极端子耦合至节点NA1并且晶体管MN4的栅极端子耦合至节点NA2。

电路100进一步包括：n沟道MOS晶体管MN7，该n沟道MOS晶体管的源极端子耦合至节点NA1并且漏极端子耦合至节点NC1；以及n沟道MOS晶体管MN8，该n沟道MOS晶体管的源极端子耦合至节点NA2并且漏极端子耦合至节点NC2。晶体管MN7的栅极端子耦合至节点NB1并且晶体管MN8的栅极端子耦合至节点NB2。

电路100进一步包括：p沟道MOS晶体管MP3，该p沟道MOS晶体管的漏极端子耦合至节点NC1并且源极端子耦合至电压输出节点V_输出；以及p沟道MOS晶体管MP4，该p沟道MOS晶体管的漏极端子耦合至节点NC2并且源极端子耦合至电压输出节点V_输出。晶体管MP3与MP4交叉耦合，其中，晶体管MP3的栅极端子在节点NC2处耦合至晶体管MP4的漏极端子，并且晶体管MP4的栅极端子在节点NC1处耦合至晶体管MP3的漏极端子。

电压输出节点V_输出可以耦合至电路负载，在图3中该电路负载通过耦合在电压输出节点V_输出与接地之间的负载电容C_负载和负载电流I_负载等效地表示。在电压输出节点V_输出处生成的电压的幅值基本上等于在电源电压节点VDD处的电压的四倍。

电容器C1的一个端子耦合至节点NA1并且另一端子耦合用于接收时钟信号CK。电容器C2的一个端子耦合至节点NA2并且另一端子耦合用于接收时钟信号CKN(其为时钟信号CK的逻辑反相)。图4中示出了时钟信号CK和CKN的电压波形。

自举电容器Cbs1的一个端子耦合至节点NB2并且另一个端子被耦合用于接收时钟信号CKHN。自举电容器Cbs2的一个端子耦合至节点NB1并且另一个端子被耦合用于接收时钟信号CKH(其为时钟信号CKHN的逻辑反相)。电容器C3的一个端子耦合至节点NC1并且另一个端子被耦合用于接收时钟信号CKHN。电容器C4的一个端子耦合至节点NC2并且另一个端子被耦合用于接收时钟信号CKH。图5中示出了时钟信号CKH和CKHN的电压波形。

自举电容器Cbs1和Cbs2相比电容器C1至C4小得多，这些自举电容器具有足够大以生成具有充足幅度的信号以驱动晶体管MN7和MN8的栅极的电容值。作为示例，自举电容器Cbs1和Cbs2中每一个都可以具有电容器C1至C4中每一个的电容值的大约10％的电容值。因此，自举电容器Cbs1和Cbs2中每一个都比电容器C1至C4中每一个占据了明显较小的电路面积。一般来说，由电容器C1至C4占据的电路面积占主导地位，并且由电路的电容器所占据的总体面积略大于电容器C1至C4之一所占据的面积的四倍，并且因此明显小于图2现有技术级联电路的这六个电容器的总体占据面积。

CMOS反相器102的输入端耦合至电源电压节点VDD并且输出端生成时钟信号CKH。反相器102中的p沟道MOS晶体管的源极端子耦合至节点NA1，并且反相器102中的n沟道MOS晶体管的源极端子被耦合用于接收时钟信号CK。

CMOS反相器104具有耦合至电源电压节点VDD的输入端以及生成时钟信号CKHN的输出端。反相器104中的p沟道MOS晶体管的源极端子耦合至节点NA2，并且反相器104中的n沟道MOS晶体管的源极端子被耦合用于接收时钟信号CKN。

CMOS反相器102和104充当时钟电平转换电路。图4示出了时钟信号CK和CKN的波形。图5示出了时钟信号CKH和CKHN的波形。将注意的是，在时钟信号CK和CKN的高电压电平为VDD的情况下，时钟信号CKH和CKHN的高电压电平基本上等于2*VDD。时钟信号CKH和CKHN分别具有与时钟信号CK和CKN相同的相位。

电压四倍器电路100有利地仅根据两个时钟(CK/CKH和CKN/CKHN)进行操作并且被实施为单个操作级。

在这种配置中，电容器C1和晶体管MN1形成电压升压电路，该电压升压电路可操作用于响应于时钟信号CK以及在晶体管MN1的栅极处的取决于时钟信号CKN(以及在节点NA2处的升压后电压)的控制信号而将节点NA1处的电压从VDD提升至2*VDD。类似地，电容器C2和晶体管MN2形成电压升压电路，该电压升压电路可操作用于响应于时钟信号CKN以及在晶体管MN2的栅极处的取决于时钟信号CK(以及在节点NA1处的升压后电压)的控制信号而将节点NA2处的电压从VDD提升至2*VDD。

晶体管MN7充当传输晶体管器件，其响应于在节点NB1处生成的控制信号而将节点NA1处的升压后电压选择性地传输至节点NC1。由晶体管MN4和自举电容器Cbs2形成的控制电路响应于时钟信号CKH以及在节点NA2处的控制信号而在节点NB1处生成控制信号。此控制电路也是电压升压电路，其响应于时钟信号CKH而将节点NB1处的电压从VDD提升至2*VDD以便生成充足的驱动以导通传输晶体管MN7。

类似地，晶体管MN8充当传输晶体管器件，其响应于在节点NB2处生成的控制信号而将节点NA2处的升压后电压选择性地传输至节点NC2。由晶体管MN3和自举电容器Cbs1形成的控制电路响应于时钟信号CKHN以及在节点NA1处的控制信号而在节点NB2处生成控制信号。此控制电路也是电压升压电路，其响应于时钟信号CKHN而将节点NB2处的电压从VDD提升至2*VDD以便生成充足的驱动以导通传输晶体管MN8。

电容器C3形成另一个电压升压电路，该电压升压电路响应于时钟信号CKHN而可操作用于将节点NC1处的电压从2*VDD提升至4*VDD。当在节点NB1处的控制信号关断传输晶体管MN7以将节点NC1与节点NA1隔离开时，此升压操作发生。晶体管MP3充当另一个传输晶体管器件，用于将节点NC1处的升压后电压传输至输出电压节点V_输出。

电容器C4形成另一个电压升压电路，该升压电路可操作用于响应于时钟信号CKH而将节点NC2处的电压从2*VDD提升至4*VDD。当在节点NB2处的控制信号关断传输晶体管MN8以将节点NC2与节点NA2隔离开时，此升压操作发生。晶体管MP4充当另一个传输晶体管器件，该传输晶体管器件将节点NC2处的升压后电压传输至输出电压节点V_输出。

电压四倍器电路100以如下方式操作：

首先，假设时钟未在运行，并且因此节点NA1和NA2将被充电至基本上VDD电压电平。现在，假设施加了时钟信号CK和CKN。在时钟信号CK处于0(接地GND)电压电平并且时钟信号CKN处于VDD电压电平的情况下，节点NA1处的电压保持在VDD电压电平，并且节点NA2处的电压通过电容器C2被提升至2*VDD电压电平。节点NA2处的升压后电压足以使晶体管MN1导通，并且NA1保持被充电至VDD电压电平。当时钟信号CK和CKN的逻辑状态变化时，时钟信号CK转变至VDD电压电平，并且节点NA1处的电压通过电容器C1被提升至2*VDD电压电平。节点NA1处的升压后电压足以使晶体管MN2导通，并且节点NA2转变至VDD电压。图6中示出了节点NA1和NA2处的信号的电压波形。

当节点NA1被升压至2*VDD电压电平时，反相器102的晶体管MP1导通，并且时钟信号CKH从接地电压电平转变至2*VDD电压电平。同时，在时钟信号CKN处于接地电压电平的情况下，反相器104的晶体管MN6导通，并且时钟信号CKHN从2*VDD电压电平转变至接地电压电平。当时钟信号CK和CKN的逻辑状态变化时，节点NA2被升压至2*VDD电压电平，并且反相器104的晶体管MP2导通以驱动时钟信号CKHN至2*VDD电压电平。同时，时钟信号CK处于接地电压电平，并且反相器102的晶体管MN5驱动时钟信号CKH至接地电压电平。图4和图5中示出了时钟信号的电压波形。

节点NA2向2*VDD电压电平的转变使晶体管MN3导通，并且节点NB2和电容器Cbs1转变至VDD电压电平(时钟信号CKHN处于接地电压电平)。在时钟信号CKH的前一逻辑状态处于接地电压电平的情况下，节点NB1和电容器Cbs2被充电至VDD电压电平。现在，当时钟信号CKH转变至2*VDD电压电平时，节点NB1通过电容器Cbs2被升压至3*VDD电压电平。节点NB1向3*VDD电压电平的转变使晶体管MN7导通，并且节点NC1和电容器C3转变至2*VDD电压电平(节点NA1处于2*VDD电压电平，并且时钟信号CKHN处于接地电压电平)。当时钟信号CK和CKN的逻辑状态变化时，时钟信号CKHN转变至2*VDD电压电平，并且节点NB2通过电容器Cbs1被升压至3*VDD电压电平，并且晶体管MN8导通以将节点NC2和电容器C4充电至2*VDD电压电平(节点NA2处于2*VDD电压电平并且时钟信号CKH处于接地电压电平)。图7中示出了在节点NB1和NB2处的信号的电压波形。

在下一个时钟周期中，当时钟CK从VDD电压电平转变至接地电压电平，并且因此时钟CKN从接地电压电平转变至VDD电压电平时，时钟信号CKHN将从接地电压电平转变至2*VDD电压电平。因此，通过电容器C3将节点NC1处的电压提升至4*VDD电压电平。节点NC2处的2*VDD电压电平导通晶体管MP3，并且4*VDD电压电平被从节点NC1传输至电压输出节点V_输出。当时钟信号CK和CKN的逻辑状态变化时，通过电容器C3将节点NC2处的电压提升至4*VDD电压电平，并且晶体管MP4导通以将4*VDD电压电平从节点NC2传输至电压输出节点V_输出。图8中示出了节点NC1和NC2处的信号的电压波形。

图4至图8中示出的信号的电压电平是在电路100操作期间的理想电压电平。将理解的是，图4至图8中示出的信号的实际电压电平将不一定等于理想电压电平。图3的电路仿真揭示了：在VDD处于2V的情况下，时钟信号CKH和CKHN的逻辑高电压电平为3.95V；节点NA1和NA2处的信号的逻辑高电压电平为3.95V；节点NB1和NB2处的信号的逻辑高电压电平为5.91V；节点NC1和NC2处的信号的逻辑高电压电平为7.87V；并且电压输出节点V输出的电压为7.86V。将注意的是，在2V输入的情况下，电压输出节点V_输出处为7.86V的电压基本上等于由现有技术图2电路所产生的7.89V。

图3的电路100比现有技术图2电路至少拥有以下优点：a)所占据的电路面积明显较小，因为仅需要四个大电容器(与现有技术中的六个形成对比)；并且b)避免了每级都需要单独的时钟缓冲器，因为图3电路仅需要单个时钟缓冲器来驱动时钟信号CK和CKN。

前面通过示例性和非限定性示例的描述提供了对本实用新型示例性实施例的全面和信息性的描述。然而，当结合附图和所附权利要求书进行阅读时，鉴于前述描述，各种修改和适配形式对于相关领域技术人员可以变得显而易见。然而，对本实用新型教导的所有这样和类似的修改将仍然落入如所附权利要求书所限定的本实用新型的范围之内。