专利名称：多个闸流管分别触发角度的控制装置的制作方法
技术领域：
本实用新型涉及一种控制装置，特别涉及一种用于控制闸流管触发角度的控制装置。
一般闸流管使用在交流电源时，其负载端的功率控制能以控制闸流管的触发角度来达到，而此触发角度越小时其负载端功率越大，反之当触发角度越大时，负载端的功率越小；目前常见的闸流管触发角度控制方式，如单一角度触发方式、连续旋钮式调相触发方式、按钮渐进式触发方式等等，其触发角度或是固定不变，或是以简单的变化调整而改变其触发角度至另一固定状态，所以该等触发角度的变化方式可达到的功能较单纯且有限，无法作大规模任意控制。
本实用新型人见于上述习知闸流管触发角度控制方式不尽理想，故加以长期的苦心钻研，经不断改进，才有本实用新型产生。
本实用新型的目的是提供一种多个闸流管分别触发角度的控制装置，其可用预先设置的方式，达到同时分别控制数个闸流管上负载的各触发角度的序列变化。
本实用新型的技术解决方案为所述多个闸流管分别触发角度的控制装置主要包括有一整流线路，可在输出端获得一提供整个线路使用的直流电源与一经过衰减而全波整流的整流波；一施密特触发器，其输入端来自上述整流波，其输出端可在每单一整流波的时间内，确定出一原始触发区；一预定脉冲数产生单元，其输入端来自上述施密特触发器的输出，其输出可在每一原始触发区的时间内，送出一串预定数量的脉冲串；一地址计数单元，其输入端来自上述预定脉冲数产生单元的输出，其具有一组二进制的输出线；一存贮单元，其各地址线被接至上述地址计数器的各输出线，具有一组预定位(BITS)的数据线；一多位开关组，用于将存贮单元的数据线由其一组输入端送入，并藉一解码器选择驱动，而将其输入端所取得数据线数据经由其中多组输出端之一送出；以整体组成来看，可将多位开关组各输出组分别连接到数个闸流管元件的触发端，使各闸流管元件于原始触发区的时间内，可因存贮单元数据线送出的数据变化，及触码器的分配，而能对各闸流管作个别且分组的触发控制。
有关本实用新型为达到上述目的所采用的技术手段及功效，仅举一较佳可行实施例，并配合附图详细说明如后。
附图的简单说明
图1所示是本实用新型实施例的线路方框示意图。
图2－1所示是本实用新型实施例中整流线路整流波a的波形。
图2－2所示是本实用新型实施例中施密特触发器输出b的波形。
图2－3所示是本实用新型实施例中单触发延迟器输出c波形。
图2－4所示是本实用新型实施例中预定脉冲数产生单元输出脉冲串d的波形。
图2－5所示是本实用新型实施例中预定脉冲数产生单元中与门输出e的波形。
图2－6所示是本实用新型实施例中存贮单元第一存贮区在一个脉冲串d中被寻址的时间间隔，及解码器输出f1的波形。
图2－7所示是本实用新型实施例中存贮单元第二存贮区在一个脉冲串d中被寻址的时间间隔，及解码器输出f2的波形。
图2－8所示是本实用新型实施例中存贮单元第三存贮区在一个脉冲串d中被寻址的时间间隔，及解码器输出f3的波形。
图2－9所示是本实用新型实施例中存贮单元第四存贮区在一个脉冲串d中被寻址的时间间隔，及解码器输出f4的波形。
图3所示是本实用新型实施例中地址计数单元前64个计数中存贮单元中各地址线与数据线的变化值。
图4所示是本实用新型实施例中地址计数单元前64个计数中，受触发的四个闸流管的导通状态示意图。
图5所示是本实用新型实施例中的另一时间段的64次寻址中于第一存贮区被寻址16次所得的数据输出值。
图6所示是本实用新型实施例中的另一时间段的64次寻址中受触发的八个闸流管的导通状态示意图。
请先参见图1所示，它为多个闸流管分别触发角度控制装置的线路方框示意图，其主要包括有一整流线路10、一施密特触发器20、一单触发延迟器30、一预定脉冲数产生单元40、一地址计数单元50、一存贮单元60、一解码器70、一多位开关组80，其中整流线路10的输入端为交流电源AC，可在输出端获得一提供整体线路使用的直流电压＋V，和一经过衰减的全波整流的整流波a(如图2－1所示)，原则上其相位的变化和交流电源AC相同。
施密特触发器20的输入端来自上述整流线路10的整流波a，可设定在该整流波a上升或下降至某一电位时，令其输出b(如图2－2所示)变为高电位(以下简称为“1”)或低电位(以下简称为“0”)，而输出b电位为“1”的期间在此称为原始触发区T1，由图中可见每一原始触发区T1是由起始点b1开始，而终于终止点b2。
单触发延迟器30的输入端来自上述施密特触发器20的输出b，可送出一如图2－3所示的输出c，目的是使触发范围的起始点具有调节性，于是可在该输出c得到一个始于起始点c1、止于终止点c2的新触发区T2，其中起始点c1较晚于原始触发区T1的起始点b1，而终止点c2则和终止点b2于同时间终止。
预定脉冲数产生单元40包含一触发器41、一脉冲发生器42、一计数器43，首先是将上述单触发延迟器30的输出c送入触发器41，于是在起始点c1时触发器41便令脉冲发生器42工作，而在新触发区T2期间内送出一预定数量的脉冲串d(如图2－4所示)，其中该脉冲串d在本实施例中被设定为包含脉冲d1～d64的64个脉冲；其设定数量为64个的方式为由脉冲发生器42逐一将其所产生的脉冲送入计数器43时，计数器43便逐一往上二进位地计数，当计数量到达64，将使其六个输出端431皆变为“1”，此时因该六输出端431被送入一个与门44，因此与门44的输出e(如图2－5所示)将变为“1”，触发器41和计数器43将同时被复原，而触发器41一旦被复原，脉冲发生器42便停止产生脉冲，直到输出c的下一个起始点c1出现时，脉冲发生器42才再恢复送出脉冲。
地址计数单元50的输入端来自上述预定脉冲数产生单元的脉冲串d，其具有12位(BITS)的输出，其中Q11为最高位，Q0为最低位，于是Q11至Q0之间的变化值可由000000000000至111111111111，若简化为十六进位表示，即为000－FFF。
存贮单元60可由一般使用的ROM、EPROM…等等设计而成，在此被设计为具有12条地址线A11～A0，最高位为A11，最低位为A0，亦即其存贮容量共有4K字节(BYTES)(1K＝1024)，而各地址线的寻址输入是来自上述地址计数器50的各输出，其连接时以最高的两条地址线A11、A10分别接到最低的二输出线Q1、Q0，而A9～A0则分别接到Q11～Q2；在此将A11、A10分别接到Q1、Q0其主要原因，乃为便利于存贮单元60的存贮设置，因为，当Q11～Q0由000往上计数至FFF时，将依序先后轮流扫描该存贮单元60中四个长度为1K字节的存贮区，即第一存贮区000～3FF(A11A10＝00)、第二存贮区400～7FF(A11A10＝01)、第三存贮区800～BFF(A11A10＝10)、第四存贮区C00～FFF(A11A10＝11)等四个存贮区，而每次扫描寻址所得的数据内容便由其数据线D7～D0送出；于是在上述的单一脉冲串d范围内的64个脉冲d1～d64中，该四个存贮区分别被寻址的时间间隔如图2－6至图2－9所示，其中在一个脉冲串d中每一个存贮区皆可被寻址16次。
该解码器70具有2－4线的解码功能，其输入端取自上述存贮单元60的地址线A11、A10，故其输出端f1～f4的波形分别相同于图2－6至图2－9所示。
该多位开关组80具有四组8位输出端81～84，可藉上述解码器70的输出端f1～f4轮流扫描驱动，而能将上述存贮单元60的数据线D7～D0依序轮流输出至各组输出端81～84的八条输出线上；且各输出端81～84共32条输出线均可分别控制触发一闸流管91的触发角度，进而达到对各负载92的功率控制；原则上，因各负载92的电源是来自交流电源AC加以全波整流而得，因此其相位与整流线路中的整流波a相同，仅二者的振幅大小不同，所以前述用单一整流波a为时间对应所绘出各附图，事实上亦可和负载端的电源相位相对应。
以上为该多个闸流管分别触发角度的控制装置方框线路的说明，至于其整体组合动作说明如下首先，观察地址计数单元50前64个计数中(即Q11～Q0由000000000000计数至000000111111)，每次计数时存贮单元60中各地址线A11～A0与数据线D7～D0的变化，如图3所示，由于在前64个计数中，Q11～Q6始终保持“0”，即存贮单元60的地址线A9～A4全为“0”，因此为求简单明了，于图中不示出A9～A4；而存贮单元60中数据线D7～D0所得的8位数据，可预先设计而写入存贮单元60中，每一次寻址便可取得一个预先设定的8位数据，而由图中可见仅在脉冲d1、d7、d34、d48时，能送出有效的触发；再将各状态的变化逐一说明如下(1)在脉冲d1时因存贮单元60被寻址在第一存贮区，取得的数据线中仅D7＝1，又因A11A10＝00，故解码器70的输出端f1将驱动多位开关组80，而令数据线D7～D0从输出端81送出，于是输出端81的第八线对其控制的闸流管91进行触发，而使该闸流管91导通。
(2)在脉冲d7时因存贮单元60被寻址在第三存贮区，取得的数据线中仅D3＝1，又因A11A10＝10，故解码器70的输出端f3将驱动多位开关组80，而令数据线D7～D0从输出端83送出，于是输出端83的第四线对其控制的闸流管91进行触发，而使该闸流管91导通。
(3)在脉冲d34时因存贮单元60被寻址在第二存贮区，取得的数据线中仅D0＝1，又因A11A10＝01，故解码器70的输出端f2将驱动多位开关组80，而令数据线D7～D0从输出端82送出，于是输出端82的第一线对其控制的闸流管91进行触发，而使该闸流管91导通。
(4)在脉冲d48时因存贮单元60被寻址在第四存贮区，取得的数据线中仅D1＝1，又因A11A10＝11，故解码器70的输出端f4将驱动多位开关组80，而令数据线D7～D0从输出端84送出，于是输出端84的第一线对其控制的闸流管91进行触发，而使该闸流管91导通。
以上即为在地址计数单元50前64个计数时间中，该多个闸流管分别触发角度的控制装置所可达到的触发角度控制状态，又在每64个计数时间中，受输出端81～84触发的每一闸流管91均有16次被触发的机会，至于各闸流管91是否被触发，则视存贮单元60预先写入的数据(D7～D0)而定，然而，虽然各闸流管91有16次被触发的机会，但只有第一次的触发真正有效，因闸流管91是在正弦波交流电源的每个半波周期时间中导通(无论其是否被全波整流皆同)，只要一经触发便能保持导通，直到此半波周期结束为止(此特性为该类电路元件的一般特性)；而图4所示是上述状态1至状态4中四个闸流管91于不同时间受到触发时的导通情形(即四个闸流管91具有不同的触发角度)，其中各斜线部份为闸流管91受触发而导通的区域。
上述实施例中，各闸流管91是以可控硅整流器(SCR)为例，因此各负载92端的电源须先经过整流，但各闸流管91若采用双向闸流管(TRIAC)，则负载92端的电源可直接以交流电源送入；而且，虽于正弦波的每半个周期中各闸流管91仅需一次触发即可导通，但若有需要亦可在半波周期中作连续多次触发，如图5所示，它为在另一时间段的64次寻址中所得的数据输出，其中仅示出第一存贮区被寻址取得的16个字节，而由图中可见，D7于16次的寻址皆为“1”，其余D6～D0也都不止一次送出“1”，于是多位开关组80输出端81各线811～818，也都不止一次对其所控制的闸流管91进行触发，而图6所示即为该受触发的八个闸流管的导通状态示意图；此种连续多次触发方式对电阻性的负载(如灯泡)较不需要，但对于电感性负载(如马达)的控制则较为需要，因为此方式可以改善电流可能不连续的缺点。
另外在本实施例中，存贮单元60的容量有4K字节，亦即地址计数单元50由000000000000计数至111111111111为一循环周期，故该多个闸流管分别触发角度的控制装置，可对各组闸流管91所作的触发极富有变化，不但可选择触发输出端81～84其中一组，更可对各组输出端的八条线作分别触发。
若将地址计数单元50与存贮单元60的容量扩大时，其循环周期将随之变长，这仅为本实施例的等效结构变化，恕不冗述。
综观上述，本实用新型的构造、特征的确能提供一种多个闸流管分别触发角度的控制装置，其可藉预先的设置，而达到同时分别控制数个闸流管上负载的各触发角度的序列变化，确实已达到本实用新型的目的。
权利要求1.一种多个闸流管分别触发角度的控制装置，其特征在于它包括有一可输出一衰减的整流波的整流线路；一其输入端来自上述整流线路的整流波，其输出端可在每单一整流波的时间内，确定出一原始触发区的施密特触发器；一其输入端来自上述施密特触发器的输出，其输出可于每一原始触发区时间内，送出一串预定数量脉冲串的预定脉冲数产生单元；一其输入端来自上述预定脉冲数产生单元的输出，并具有一组二进制输出线的地址计数单元；一其各地址线被接到上述地址计数器的各输出线，具有一组预定位(BITS)数据线的存贮单元；一用于将存贮单元的数据线由其一组输入端送入，并配合一解码器的选择驱动，而将其输入端所取得的数据线数据经由其多组输出端之一送出的多位开关组，其中该解码器的输入线是取自于存贮单元的部份地址线，而解码器所取地址线的数目能决定多位开关组中输出端的组数。
2.如权利要求1所述的多个闸流管分别触发角度的控制装置，其特征在于所述施密特触发器的输出先送入一个可确定出新触发区的单触发延迟器后，再送到预定脉冲数产生单元。
3.如权利要求1所述的多个闸流管分别触发角度的控制装置，其特征在于所述存贮单元中若干较高位(BIT)的地址线分别接到地址计数单元中若干较低位的输出线上。
4.如权利要求3所述的多个闸流管分别触发角度的控制装置，其特征在于所述若干较高位的地址线是构成驱动多位开关组中解码器的输入线。
专利摘要本实用新型的多个闸流管分别触发角度的控制装置以一整流线路(10)提供直流电源，并输出一衰减的整流波至一施密特触发器(20)，使其输出端可于每单一整流波的时间内，确定出一原始触发区；另有一预定脉冲数产生单元(40)，可在每一原始触发区的时区内，送出一串预定数量的脉冲串至一地址计数单元(50)，使其进行计数并对一存贮单元(60)寻址，而寻址所得数据将被送至一多位开关组(80)的输入端，并选择由其多组输出端之一送出，而能对各闸流管(91)作个别且分组的触发控制。
文档编号H02M1/08GK2082916SQ90223739
公开日1991年8月14日 申请日期1990年11月20日 优先权日1990年11月20日
发明者崔怀宙 申请人:崔怀宙