A获得的解码器速度方向信号，如果运动方向为反 向，将S23得到的结果乘以-1，计算出电机的真实速度；步骤S25:处理器软件进行零速的 处理，处理器软件根据捕捉寄存器的锁存值，当此值大于设定值时，处理器软件认为电机处 于零速状态。
[0022] 本发明与现有技术相比的优点在于：本发明的方法是基于旋转变压器测速方式永 磁同步电机低速驱动模式下的高精度速度测量方法，采用FPGA实现测速间隔脉冲的生成 并实现间隔脉冲之间的定时器计数，通过处理器接收FPGA的定时器计数并进行计算实现 低速驱动下速度的测量。本发明测量方法简单，速度测量精度高，易实现采用旋转变压器测 速方式下永磁同步电机低速驱动的高性能控制。本方法发明可以应用到当前太阳帆板驱动 控制和控制力矩陀螺等低速驱动组件的研制及其他永磁同步电机低速驱动下采用旋转变 压器测速的驱动场合，本发明方法提高了永磁同步电机低速驱动下的动和稳态控制性能， 扩展了旋转变压器在高精度控制的场合和范围，并可研制专用测试设备用于生产线或作为 通用测试仪器销售。
【附图说明】
[0023] 图1示出了粗机旋转变压器的解调电路；
[0024] 图2示出了精机旋转变压器的解调电路；
[0025] 图3示出了高精度测速硬件系统原理的接口示意图；
[0026] 图4示出了基于旋转变压器的永磁同步电机低速驱动高精度测速实现时序原理 示意图；
[0027] 图5示出了本发明中FPGA为实现高精度速度测量的仿真时序；
[0028] 图6示出了给定速度为0. 06° /s情况下采用传统速度计算方法以及采用本方法 发明提出的高精度测速方法的试验结果对比图；
[0029] 图7示出了给定速度为0. 6°/s情况下采用传统速度计算方法以及采用本方法发 明提出的高精度测速方法的试验结果对比。
【具体实施方式】
[0030] -种用于旋转变压器的永磁同步低速驱动下的高精度测速方法，采用1对极粗机 和32对极精机旋转变压器对电机的角度进行采集，外围电路设计见图1所示和图2所示， 粗机和精机旋转变压器的正余弦信号接入解调电路芯片的相应管脚，解码器使能信号EN、 数据转换禁止信号INH、以及总线数据位分别接入FPGA，通过外围电路电阻电容的设计可 以设定解码电路的工作带宽和最大跟踪速率，在本实施例中，粗精机解调芯片的工作带宽 为178Hz，最大跟踪速率为4. 82rps。本发明要求旋转变压器解码器一直处于数据转换和输 出使能状态，使得解码器总线数据输出一直有效。为了减轻处理器的负荷，采用FPGA对旋 转变压器解码器的总线数据进行读取，并通过总线数据位信号的变化生成测速脉冲，从而 测量两个脉冲之间的时间间隔，将时间间隔发送给处理器，则可以得到永磁同步低速驱动 下采用旋转变压器测速的高精度测量结果。
[0031] 本发明所述方法设计的硬件系统原理接口示意图如图3所示，为了实现不同信号 电平之间的匹配，在FPGA和解码芯片之间设计有电平匹配电路。FPGA设计为处理器的一个 外设，通过寄存器接口和读写时序映射至处理器的地址空间。FPGA实现旋转变压器解码器 总线信号位的读取，并根据选择的总线位产生测速间隔脉冲，根据预设定的捕捉定时器实 现间隔脉冲的时钟测量，并提供与处理器的数据接口；处理器实现FPGA内部寄存器测量数 据的读取，实现高精度速度的计算，并实现永磁同步电机的高精度速度控制。
[0032] 本发明所述方法的永磁同步电机低速驱动高精度测速实现时序原理示意图如图4 所示。通过控制解码器的数据转换禁止和数据输出使能信号，使解码器一直处于旋转变压 器转换和数据输出使能状态。
[0033] 本发明所述方法的永磁同步电机低速驱动高精度测速FPGA实现时序结果如图5 所示。
[0034] 在不同给定低速情况下采用传统速度计算方法以及采用本方法发明提出的高精 度测速方法的试验结果对比见图6和图7所示。
[0035] 图1和图2为粗机和精机旋转变压器解码器的硬件设计原理，根据解调器芯片的 设计手册以及实际产品使用情况对外围电路进行设计，将数据转换禁止信号INH数据锁存 器输出使能信号EN分别与FPGA的10接口进行连接，本方法发明实施例采用AD2S80A实现 旋转变压器数据解调，也可根据解调器实际使用情况，选用其它的解调器，不限于AD2S80A 器件；FPGA采用SRAM型EP20K100QC240实现测速脉冲的生成以及脉冲间隔时间的测量，也 可选用其它类型FPGA，不限于EP20K100QC240器件。
[0036] 本发明方法实现的硬件原理示意如图3所示。粗机和精机旋转变压器解码器 AD2S80A的总线数据信号、数据锁存器输出使能信号EN以及解码数据转换禁止信号INH通 过电平转换器与FPGA进行接口，为了使解码总线数据一直有效，进而FPGA能根据总线数据 位的跳变产生测速脉冲，要求数据锁存器输出使能信号EN置常低，解码数据转换禁止信号 INH置常高。永磁同步电机低速驱动采用旋转变压器测速实现高精度速度测量的时序如图 4所示。
[0037] 采用FPGA根据解码器总线数据位实现测速脉冲的生成以及脉冲间隔时间的读 取，其设计过程如下：
[0038] 步骤1 :FPGA软件设置数据锁存器输出使能信号EN常低，解码数据转换禁止信号 INH常高。
[0039] 步骤2 :FPGA软件设置一个捕捉定时器，定时器时钟可以设置，根据预分频系数 CPPSREG确定，定时器时钟频率=系统时钟频率/2Kppsre(：]，预定标系数的范围为0~15,缺 省值为7。
[0040] 步骤3 :FPGA软件监视精机解调器AD2S80A的总线数据相应位RDD.X的跳变，并 根据跳变上升沿生成脉冲信号，AD2S80A总线数据相应位的选择取决于精度定标寄存器 UPPSREG[X]，X= 15~12,分别对应总线数据位序号，X= 15为最低数据有效位，X的缺省 值为14。
[0041] 步骤4 :捕捉定时器CTMR为脉冲时间提供计时基准，通过捕捉定时器测量两个 测速脉冲之间的间隔，在每个测速脉冲的下降沿，捕捉定时器中CTMRREG的值被锁存至 周期寄存器CPRDREG中，然后捕捉定时器CTMR(CaptureTimer)复位，并使事件标志位 RDSTS[UPEVENT]置位，处理器软件读取此位后清除此置位。
[0042] 步骤5 :在测速间隔脉冲之间，如果捕捉定时器发生了上溢，FPGA软件设置一个状 态标识位RDSTS[0EF]对此进行置位标志。
[0043] 步骤6 :如果在两个脉冲之间发生了方向变化，FPGA软件设置一个状态标识位 RDSTS[DEF]进行置位标志。
[0044] 步骤7:FPGA软件在控制周期的上升沿读取旋转变压器解码器的位置信号，供处 理器软件读取。
[0045] 图1为粗机旋转变压器的解调电路，图2为精机旋转变压器的解调电路；图中，1、 6_解码数据转换禁止信号，0为禁止转换；2、7_数据锁存器输出使能信号，0表示输出使能。 3、8_电机运动方向信号，0表示反方向，4、9_数据有效信号，0表示数据有效；5、10-解码器 数据输出位。
[0046] 图3为高精度测速硬件系统原理接口示意图，图中，11-处理器、12-FPGA，13-电平 转换器，14-粗机旋转变压器解码器，15-精机旋转变压器解码器。
[0047] 图4是基于旋转变压器的永磁同步电机低速驱动高精度测速实现时序原理示意 图；图中，2