专利名称：使用锁相环路调校的延迟装置及其调校方法
技术领域：
本发明是有关于一种信号延迟的装置及决定其延迟时间的方法，且特别是有关于一种使用锁相环路来调校延迟时间的延迟装置及调校方法。
借助于半导体科技进步，电脑的运算能力的进步可谓一日千里。目前的电脑都是由数字电路所构成，其运作时，都是参考同一个或数个时钟(clock)，使系统内的不同装置能够彼此协同运作。
在早期，电脑的运作速度较低，不同装置间的数据传输能够以较简单的方式传送。
请参考
图1，其绘示配合时钟来传送数据的方式。如图中所示，信号DAT代表传送的数据，而信号CLK则为系统时钟的波形，其中数据信号DAT是随着时钟信号CLK而变化，因此接收端可以根据时钟信号CLK的变化正确地接收传送端送出的数据信号DAT。但是此种数据传送方式只适用于早期运作速度较慢的系统，当系统的运作频率提升之后，此种配合时钟信号传送数据的方式将无法确保数据传送的正确性。下面将说明其可能产生的问题。
请参考图2，其所绘示为配合时钟来传送数据的电路方框图。如图中所示，传送装置210将数据信号DAT经由导线230传送给接收装置220，在传送的过程，会使信号延迟的部分，包括传送装置210及接收装置220内部的缓冲器(Buffer)214及224所产生的延迟以及传输导线230所产生的线路传输延迟(Flight time)，另外传送装置210的触发器212及接收装置220内部的触发器222皆参考时钟信号CLK来锁定数据，而时钟信号CLK在导线240传送的过程中，由于线路的延迟，亦会产生时钟偏移(Clock Skew)的问题。在一个实际的数字系统中，传送端与接收端的时钟信号可以会有2～3ns的延迟。基于上述的考量，为了能够正确地传送数据，必须延长数据保持(hold)的时间，因此无法提高时钟信号的频率，也就使得数据传输速度上很难突破。
为了改善上述时钟信号延迟的问题，进一步提高数据传输的效能，乃发展出以数据选通信号(Data Strobe)来配合数据的传送，使数据在传送时，不致于因为速度提高而使数据漏失。请参考图3A及图3B，其中图3A所绘示为电路的方框图，图3B为其信号的波形图。如图所示，传送装置310的触发器316将时钟信号CLK转换成数据选通信号DS，然后将数据信号DAT伴随着数据选通信号DS来传送，接收装置320的触发器322即可以根据数据选通信号DS来接收数据。如此，可以消除缓冲器的延迟时间(Tbufer)及传输导线的延迟时间(Tflight)，并且在数据选通信号DS的上升缘及下降缘皆可传送数据，即双数据读取(Double Data Read，简称DDR)的运作方式，例如DDR SDRAM(同步随机存取存储器，Synchronous Dynamic RandomAccess Memory，简称SDRAM)。假设不考虑在传送端与接收端之间的数据选通信号DS的偏移(Skew)，则数据传输的速度仅受限于接收端的触发器(flip flop)的建立时间(setup time)和保持时间(hold time)，其时间大约在1ns左右，包括0.5ns的建立时间和0.5ns的保持时间。
在产业界的实际应用中，是以在传送端同步传送数据信号DAT及数据选通信号DS的作法来产生数据选通信号DS。亦即传送端在同一个时钟信号的边缘同时送出数据信号DAT与数据选通信号DS，借着相同的延迟过程(trace)平衡了缓冲器及传输线路的延迟时间(Tbuffer及Tflight)，并且使数据信号DAT及数据选通信号DS之间的偏移(skew)达到最小化。传送端的时序图请参见图3B所绘示。但是因为数据的存取是在数据选通信号DS的上升缘及下降缘进行，所以接收端必需将数据选通信号DS延迟一段时间，才能确保正确的存取到数据。
请参照图4A及图4B，其中图4A所绘示为在接收端加入数据延迟元件的方框图，图4B所绘示为时序图。如图所示，经过延迟元件后，于接收端的触发器的触发(trigger)所得到的延迟后的数据选通信号DS′的上升缘及下降缘皆在数据信号DAT的稳定状态的部分，因此触发器可以锁定到正确的数据。
有几种方式可以实作延迟元件，例如利用印刷线路板上迂回的延长的线路来使传输时间延长，或是在集成电路内使用被动元件来做延迟元件。但是这些方法都不是很理想的，例如利用印刷线路板上的延长线路来做延迟元件，在现在日益复杂的电脑系统中，可能有超过十个不同的数据选通信号，在力求小形化的印刷电路板上，并没有足够的面积来做延迟元件的布线。另一方面，在集成电路内使用被动元件来做延迟元件的方式，因为制程的问题，制成的延迟元件的延迟时间会有很大的误差，其最大值和最小值可能达到两倍的差异，例如要制做延迟时间1ns的延迟元件，其成品的延迟时间可能在0.67us至2ns之间。
事实上，延迟元件的设计是很困难的，因为数据选通信号的延迟时间不论是过多或过少，都会使接收端接收到不正确的数据。接收端能否接收到正确的数据，取决于数据选通信号DS与数据信号DAT之间的延迟量(假令以Dds_da来表示)是否适当，亦即数据选通信号DS的上升缘或下降缘是否落在能够正确读取数据信号DAT的稳定区域内。
影响数据选通信号DS与数据信号DAT之间的延迟量Dds_da的因素包括1．纯粹由传送端到接收端的数据选通信号DS与数据信号DAT之间的偏移(假令以ρs表示)。2．延迟元件所造成的延迟(假令以sd表示)。
因此数据选通信号DS与数据信号DAT之间的延迟量Dds_da即为ρs+sd。
影响信号偏移ρs的因素包括输出缓冲器的差异、印刷线路板的布线的差异、输出缓冲器的启始电压(threshold)的差异、及触发器的建立时间与保持时间的差异…等。另一方面，影响延迟元件的延迟时间sd的因素则包括延迟元件的设计方式、温度、湿度、电压、不同CPU的频率、及电磁干扰…等。在诸多因素的动态影响下，以66Mhz的运作频率为例，可能会有0.5～1.8ns的差异，非常的不稳定。并且，在不同的运作频率下，例如66Mhz、75Mhz、83Mhz、100Mhz、及133Mhz…等，所产生的延迟量又各不相同，随着运作频率的提高，时钟信号的周期变得越短，系统所能忍受的偏移误差范围就越低。数据选通信号到底要延迟多少值才适当呢？若数据选通信号DS延迟的时间太长或太短，接收端都将无法接收到正确的数据。如此系统将无法正常运作，甚则当机。但是，当经过详细的计算后，得到一个延迟值后，却又可能因为温度、电压、频率、或电磁干扰等因素的变动，使ρs和sd改变，使原本的延迟值不再落在最佳边际(best margin)的范围里面。因此，采用以上的解决方法，当系统为了达到高速度的数据传输率，经常会有数据漏失或是当机的危险。
针对上述问题，产业界有人提出另一种新的解决方法，其构想是让数据选通信号DS延迟时钟信号CLK的周期的四分之一的时间，不论系统运作时所参考的时钟频率为何，都可使延迟后的数据选通信号DS永远都在时钟信号CLK的正半周或负半周的中间部分开始，如此可以确保可以接收到正确的数据。
请参考图5，其所绘示为已知技术的产生四分之一时钟信号周期的延迟时间的电路方框图。
如图所示，延迟元件511、512、513、及514、相位检测器520、及计数器530构成一个锁相环路，可以使相位检测器520的两个输入端I1及I2的信号的相位尽可能接近或相等。其中延迟元件511、512、513、514、及515皆为特性一样的延迟元件，亦即当由其个别的控制端C输入一样的延迟参数时，每个延迟元件的延迟时间将是一样的。
适当的选择延迟元件511、512、513、及514，可使延迟元件511、512、513、及514、相位检测器520、及计数器530所构成的锁相环路在稳定状态时，于相位检测器520的输入端I1所得的信号为时钟信号CLK延迟一个周期的信号。由于延迟元件511、512、513、514、及515的特性是一样的，因此在此时，延迟元件511、512、513、514、及515的延迟时间皆相同为时钟信号的周期的四分之一。其中延迟元件515即可用来做为接收端的数据选通信号DS的延迟元件。
虽然上述采用锁相环路来决定延迟元件的延迟参数的方法，可以精确的决定延迟时间，但是在锁相环路中必须同时使用四个延迟元件，而延迟元件在芯片上会占用相当大的面积。并且在现在的电脑系统中，都会同时使用多种频率的系统时钟，针对每一个系统时钟，都必须有一组此种锁相环路来决定相关的延迟元件的延迟参数，若采用此种作法，将会占据了许多面积，这是相当不经济的。
综合上述的讨论，可知已知的延迟元件，有下列的缺点1．使用延长导线来使信号延迟的方法，不能够精确的控制延迟的时间，并且要占用较大的印刷线路板的面积，也不能够适用于各种不同的运作频率。
2．使用被动元件来使信号延迟的作法，也是无法精确的控制延迟时间，且容易受各种外在因素影响而改变其延迟值，同时也不能适用于各种不同的运作频率。
3．使用锁相环路来决定延迟参数，虽然可以精确的得到所需的延迟值，亦可应用于不同的运作频率，但是较不经济。当系统需要多个不同的延迟装置时，即需要额外的多组线路，会占用较大的芯片面积。
因此本发明的一目的就是在提供一种能精确控制延迟时间的延迟装置，能适用于不同的运作频率，且不易受外在变动因素的影响。
本发明的另一目的是提供一种较经济的延迟装置，可以缩小整体系统所需的芯片面积。
本发明的又一目的是在提供一种使用锁相环路调校的延迟装置的调校方法，可以精确的决定所需的延迟时间。
为达成本发明的上述和其他目的，本发明提出一种使用锁相环路调校的延迟装置，此延迟装置的功用为接受一输入信号，然后将其延迟一预定时间后，输出一延迟输出信号。该输入信号为参考一时钟信号来变化，而需要的延迟时间为该时钟信号的周期的四分之一。
该延迟装置包括多路复用器、触发器、相位检测器、计数器、及延迟元件。
其中，多路复用器可以根据一选择信号的状态于该输入信号及一参考信号二者之中选择一个做为输出的多路复用信号，该参考信号为该时钟信号的倍频信号。反相器的作用则为将参考信号反相以产生互补参考信号。
相位检测器具有一第一输入端、一第二输入端、及一输出端，其中第一输入端接受该互补参考信号，第二输入端则接受该多路复用信号经该延迟元件的信号。
计数器具有一输入端及一输出端，该输入端耦接至该相位检测器的输出端，用以改变该输出端输出的一计数值。
延迟元件具有一输入端、一输出端、及一控制端，该输入端接受该多路复用信号，该输出端耦接至该相位检测器的第二输入端，且该输出端输出该延迟输出信号，该控制端耦接至该计数器的输出端，该计数值决定输入该延迟元件的输入端的信号与该延迟元件的输出端输出的信号的延迟时间。
当要调校延迟元件的延迟时间时，改变选择信号的状态，使多路复用器选择参考信号为多路复用信号，则相位检测器的第一输入端与第二输入端的信号的相位会趋于一致。
完成延迟时间的调校之后，改变选择信号的状态，使多路复用器选择输入信号为多路复用信号，且使延迟元件的延迟时间保持固定。
依照本发明的一较佳实施例，要使延迟元件的延迟时间保持固定，可以让计数器输出的计数值保持不变即可。
依照本发明的一较佳实施例，此延迟装置的延迟时间的调校方法，在调校时，将选择信号的状态改变，使相位检测器、计数器、及延迟元件构成锁相环路，使相位检测器的两个输入端的信号的相位趋于一致，即完成延迟时间的调校。完成调校后，再改变选择信号的状态，此延迟装置即能将输入信号正确的延迟所预定的时间后再输出。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图简要说明图1是配合时钟来传送数据的时序图；图2是配合时钟来传送数据的电路方框图；图3A是配合数据选通信号来传送数据的电路方框图；图3B是图3A的时序图；图4A是配合数据选通信号来传送数据且在接收端加入延迟元件的电路方框图；图4B是图4A的信号时序图；图5是已知技术的产生四分之一时钟信号周期的延迟时间的电路方框图；图6A是本发明一实施例的使用锁相环路调校的延迟装置的方框图；图6B是图6A的信号的信号时序图；图7是本发明另一实施例的使用锁相环路调校的延迟装置的方框图。
图8是本发明再一实施例的使用锁相环路调校的延迟装置的方框图。较佳实施例请参照图6A及图6B，其中图6A绘示依照本发明一较佳实施例的一种使用锁相环路调校的延迟装置的方框图，图6B则是其中信号的波形变化图。
请参照图6A所绘示，延迟装置600包括多路复用器610、相位检测器(Phase detector)620、计数器630、延迟元件(Delay Element)640、以及反相器650。延迟装置600的主要功能是接受数据选通(Data Strobe)信号DS，将其延迟一段固定的时间后，再由信号DOUT输出延迟后的数据选通信号，其总共的延迟时间包括多路复用器610与延迟元件640的延迟时间，但由延迟元件640的参数来调整，而相位检测器620、计数器630、及延迟元件640则是构成校正的锁相环路(Phase Lock Loop)，利用信号CLKX2来当作决定延迟元件640的延迟参数的参考信号，数据选通信号DS是根据时钟信号CLK(图中未绘示)来产生，而参考信号CLKX2是时钟信号CLK的倍频信号。
如图所示，数据选通信号DS及信号CLKX2分别输入多路复用器610的输入端A及输入端B，多路复用器610并接受调校信号CAL的控制，改变信号CAL的状态可以选择数据选通信号DS及信号CLKX2二者之一由多路复用器610的输出端Y输出。多路复用器610输出端Y送出的多路复用信号再送至延迟元件640的输入端I，延迟元件640将信号延迟一预定的时间后，由输出端O送出，其延迟的时间由控制端C送入的参数来决定。延迟元件640可以用多个缓冲器串接而成，改变串接的缓冲器的数目即可使信号的延迟时间改变。
信号CLKX2经触发器650反相后的互补参考信号CLKX2送至相位检测器620的输入端I1，由延迟元件640的输出端O送出的信号DOUT则送回相位检测器620的输入端I2，相位检测器620的输出端UP/DN的信号再送至计数器630，相位检测器620的输出端UP/DN的信号会随着由输入端I1及I2输入的信号CLKX2及DOUT的相位差异而改变，使计数器630的计数值往上递增或往下递减。计数器630亦可接受信号CAL的控制，使其停止计数。
计数器630输出的计数值当作延迟参数，送至延迟元件640的控制端C，可用来决定延迟元件640的延迟时间。
延迟装置600在运作之前，必需先经过调校的步骤，决定延迟元件640的延迟时间。要进行调校时，可改变信号CAL的状态，使多路复用器610选择将信号CLKX2送至延迟元件640，另外亦使计数器630受相位检测器620的控制来改变其计数值。如此，可使相位检测器620、计数器630、及延迟元件640形成一个闭回路，其作用可使相位检测器620的两个输入端I1及I2的输入信号的相位尽可能相近或相等，亦即使信号CLKX2及信号DOUT的相位一样。
请参考图6B所绘示的信号时序图，时钟信号CLK为系统运作的时钟，数据选通信号DS也是依据时钟信号CLK来产生，因此与其同步。信号CLKX2则是时钟信号CLK的倍频信号，即其周期只有时钟信号CLK的周期的1/2，令时钟信号CLK的周期为Tc，则信号CLKX2的周期为Tc/2。另外，信号CLKX2则是信号CLKX2的互补信号。
在延迟装置600的方框图中，适当的选择延迟元件640，使其处于调校的时期时，最后的稳定状态可以使信号CLKX2与信号DOUT的相位一致。其中，信号DOUT是信号CLKX2经延迟元件640延迟后的信号，亦即，使信号CLKX2延迟了Tc/4的时间，恰可使其与信号CLKX2的相位一致，也就是延迟元件640的延迟时间正好是Tc/4，即时钟信号CLK的四分之一个周期，如此即完成了延迟元件640的延迟时间的调校。
完成了延迟参数的调校之后，改变信号CAL的状态，使多路复用器610选择将数据选通信号DS经其输出端Y送至延迟元件640，另外也使计数器630停止作用，维持最后的计数值，延迟装置600即可精确的将数据选通信号DS延迟时钟信号CLK的四分之一个周期后，再由信号DOUT输出。当然已知此技艺者应当了解，当延迟装置600处于正常运作时，信号CAL亦可控制相位检测器620或延迟元件640，使相位检测器620不作用或是延迟元件640固定其延迟参数不变，总之，使相位检测器620、计数器630、及延迟元件640不再形成一个闭回路，使延迟元件640的延迟时间不再变动即可。如此数据选通信号DS经过延迟装置600后，即可输出延迟时钟信号CLK的1/4个周期的信号。
当延迟装置600应用在个人电脑系统中时，可以在系统启动时，进行延迟参数的调校，另外，假如是使用在DDR SDRAM的控制时，则亦可在SDRAM做更新(refresh)的周期时，进行延迟参数的调校。
图7与图8是本发明另外两个实施例的使用锁相环路调校的延迟装置的方框图。如熟悉此艺者可轻易推知，此两实施例只是触发器的位置不同，其所达成的功能与运作原理皆同于上一实施例。唯需注意的是图8中，由于触发器850位于多路复用器610及延迟元件640之间，所以输入多路复用器610的信号为数据选通信号DS的互补信号，方可在延迟元件640的输出端得到正确延迟的数据选通信号。
从以上的讨论，可知本发明的使用锁相环路调校的延迟装置至少具有下列优点1．无需使用延长导线来使信号延迟，不仅能够精确的控制延迟时间，并且可以减少所需的印刷线路板的面积，也能够适用于各种不同的运作频率。
2．没有像被动元件所设计的延迟元件的无法精确的控制延迟时间及容易受各种外在因素影响而改变其延迟值的缺点。
3．只需要附加相位检测器及计数器即可调校出所需的延迟参数，其构成的电路较简单，可减少所占用的芯片面积。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作少许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。
权利要求
1．一种使用锁相环路调校的延迟装置，接受一输入信号及输出一延迟输出信号，该延迟输出信号是该输入信号延迟一预定时间的信号，其特征是该延迟装置包括一相位检测器，具有一第一输入端、一第二输入端、及一输出端，该第一输入端接受一参考信号的互补信号；一计数器，具有一输入端及一输出端，该输入端耦接至该相位检测器的输出端，用以改变该输出端输出的计数值；以及一延迟元件，具有一输入端、一输出端、及一控制端，该输入端接受该输入信号与该参考信号二者择一，该输出端耦接至该相位检测器的该第二输入端，且该输出端输出该延迟输出信号，该控制端耦接至该计数器的输出端，该计数值决定输入该延迟元件的输入端的信号与该延迟元件的输出端所输出的信号的延迟时间。
2．如权利要求1所述的使用锁相环路调校的延迟装置，其特征是更包括一多路复用器，具有一第一输入端、一第二输入端，一输出端及一控制端，其输出端耦接至该延迟元件的该输入端，其第一输入端耦接至该输入信号，其第二输入端耦接至该参考信号，其控制端耦接至一选择信号，用以依据该选择信号的状态，选择其输出端的信号为该输入信号与该参考信号二者择一。
3．如权利要求2所述的使用锁相环路调校的延迟装置，其特征是更包括一反相器，其输入端耦接至该参考信号，并输出该参考信号的互补信号。
4．如权利要求2所述的使用锁相环路调校的延迟装置，其特征是当改变该选择信号的状态以选择该输入信号为该多路复用器的输出时，该计数值保持固定。
5．一种使用锁相环路调校的延迟装置，接受一输入信号及输出一延迟输出信号，该延迟输出信号是该输入信号延迟一预定时间的信号，其特征是该延迟装置包括一相位检测器，具有一第一输入端，一第二输入端、及一输出端，该第一输入端接受一参考信号；一计数器，具有一输入端及一输出端，该输入端耦接至该相位检测器的输出端，用以改变该输出端输出的计数值；以及一延迟元件，具有一输入端、一输出端、及一控制端，该输入端接受该输入信号与该参考信号二者择一，该输出端输出该延迟输出信号，且该延迟输出信号的互补信号耦接至该相位检测器的第二输入端，该控制端耦接至该计数器的输出端，该计数值决定输入该延迟元件的输入端的信号与该延迟元件的输出端所输出的信号的延迟时间。
6．如权利要求5所述的使用锁相环路调校的延迟装置，其特征是更包括一多路复用器，具有一第一输入端、一第二输入端，一输出端及一控制端，其输出端耦接至该延迟元件的该输入端，其第一输入端耦接至该输入信号，其第二输入端耦接至该参考信号，其控制端耦接至一选择信号，用以依据该选择信号的状态，选择其输出端的信号为该输入信号与该参考信号二者择一。
7．如权利要求6所述的使用锁相环路调校的延迟装置，其特征是当改变该选择信号的状态以选择该输入信号为该多路复用器的输出时，该计数值保持固定。
8．如权利要求5所述的使用锁相环路调校的延迟装置，其特征是更包括一反相器，其输入端耦接至该延迟输出信号，并输出该延迟输出信号的互补信号。
9．一种使用锁相环路调校的延迟装置，接受一输入信号的互补信号及输出一延迟输出信号，该延迟输出信号是该输入信号延迟一预定时间的信号，其特征是该延迟装置包括一相位检测器，具有一第一输入端、一第二输入端、及一输出端，该第一输入端接受一参考信号；一计数器，具有一输入端及一输出端，该输入端耦接至该相位检测器的输出端，用以改变该输出端输出的计数值；以及一延迟元件，具有一输入端、一输出端、及一控制端，该输入端接受该参考信号的互补信号与该输入信号二者择一，该输出端输出该延迟输出信号，且该延迟输出信号耦接至该相位检测器的该第二输入端，该控制端耦接至该计数器的输出端，该计数值决定输入该延迟元件的输入端的信号与该延迟元件的输出端所输出的信号的延迟时间。
10．如权利要求9所述的使用锁相环路调校的延迟装置，其特征是更包括一多路复用器，具有一第一输入端、一第二输入端，一输出端及一控制端，其第一输入端耦接至该输入信号的互补信号，其第二输入端耦接至该参考信号，其控制端耦接至一选择信号，用以依据该选择信号的状态，选择其输出端的信号为该输入信号的互补信号与该参考信号二者择一。
11．如权利要求10所述的使用锁相环路调校的延迟装置，其特征是当改变该选择信号的状态以选择该输入信号的互补信号为该多路复用器的输出时，该计数值保持固定。
12．如权利要求10所述的使用锁相环路调校的延迟装置，其特征是更包括一反相器，其输入端耦接至该多路复用器的输出，其输出端耦接至该延迟元件。
13．一种使用锁相环路调校的延迟装置，接受一输入信号及输出一延迟输出信号，该延迟输出信号是该输入信号延迟一预定时间的信号，且该输入信号是参考一时钟信号，其特征是该延迟装置包括一多路复用器，接受该输入信号及一参考信号，输出一多路复用信号，并接受一选择信号的控制，该选择信号包括一第一状态及一第二状态，当该选择信号为该第一状态时，该多路复用器选择该输入信号为该多路复用信号，当该选择信号为该第二状态时，该多路复用器选择该参考信号为该多路复用信号，其中该参考信号是该时钟信号的倍频信号；一反相器，接受该参考信号，输出一互补参考信号；一相位检测器，具有一第一输入端、一第二输入端、及一输出端，该第一输入端接受该互补参考信号；一计数器，具有一输入端及一输出端，该输入端耦接至该相位检测器的输出端，用以改变该输出端输出的一计数值；以及一延迟元件，具有一输入端、一输出端、及一控制端，该输入端接受该多路复用信号，该输出端耦接至该相位检测器的第二输入端，且该输出端输出该延迟输出信号，该控制端耦接至该计数器的输出端，该计数值决定输入该延迟元件的输入端的信号与该延迟元件的输出端输出的信号的延迟时间；当该选择信号为该第二状态时，该相位检测器的该第一输入端及该第二输入端的信号的相位趋于一致，当该选择信号为该第一状态时，该延迟元件的延迟时间保持固定。
14．如权利要求13所述的使用相锁回路调校的延迟装置，其特征是该预定时间是该时钟信号的四分之一周期。
15．一种使用锁相环路调校延迟参数的方法，用以决定一延迟元件的一延迟参数，其特征是该方法包括下列步骤提供一相位检测器及一计数器，该相位检测器具两个输入端及一输出端；提供一参考信号及一互补参考信号；该参考信号经该延迟元件后与该互补参考信号分别输入该相位检测器的该两个输入端；该相位检测器的输出改变该计数器的计数值；该计数器的计数值改变该延迟元件的延迟时间；以及当该相位检测器的两个输入端的输入信号的相位一致时，该计数器的计数值即该延迟参数。
全文摘要
一种使用锁相环路调校的延迟装置及其调校方法,此延迟装置的功用为接受一输入信号,然后将其延迟一预定时间后,输出一延迟输出信号。该输入信号为参考一时钟信号来变化,而需要的延迟时间为该时钟信号的周期的四分之一。该延迟装置包括多路复用器、反相器、相位检测器、计数器、及延迟元件。调校时,相位检测器、计数器、及延迟元件构成锁相环路,即能够自动调校出所需的延迟时间。
文档编号H03K5/13GK1309468SQ00101898
公开日2001年8月22日 申请日期2000年2月12日 优先权日2000年2月12日
发明者赖瑾, 林欣杰, 刘国平 申请人:威盛电子股份有限公司