专利名称：Pll－调谐系统的制作方法
技术领域：
本发明涉及一个时间分立PLL-调谐系统，包括一个相位检波器和用于将其频率(fVCO)调谐到等于N/M倍参考频率(fREF)的频率的压控振荡器(VCO)，M是表示频率步进量的系数，按此将分配发射机/接收机频道距离，而N表示频率步进量，按此分配振荡器频率。
这样的一种调谐系统一般是已知的，并且应用在无线电电视，移动电话等之中。在该相位检波器中，将检测具有预定频率步进(fSTEP)的输入信号的相位和从VCO输出信号导出的用系数N分配其频率的信号的相位之间的差，经滤波反馈到VCO中。当频率步进(fSTEP)等于用系数M分频的一个参考频率(fREF)时，该VCO频率被调谐到N/M倍所说参考频率，即被调谐到频率(N/M)*fREF。参考频率可以由一个晶体振荡器产生。
在一方面该调谐振荡器的频率精度以及在另一方面转换不同频率之间的振荡器的转换速度将受到限制乃是因为该控制环路的低取样率锁定调谐振荡频率到正比于固定参考频率的一个频率。取样率或取样频率的最佳选择是谐振荡器的频率步进fSTEP，在通信系统中，频率步进通常是频道距离的(1/M)，即fSTEP＝(1/M)*fREF。实际上，在这种情况下，实际上该调谐系统的带宽将约为fSTEP/10(而不是理论奈奎斯特(Niquist)准则fSTEP/2)。对于高的精度，频率步进，而因此该取样频率可能是低的，这种要求导至取样控制系统的小的带宽。然而，该小的带宽，依次将导至不同频道间的低的转换速度。从一个频道到另一频道的转换时间将约为1/fSTEP；准确值取决于步进大小和精度。此外，由于控制环路的这种取样机制，在调谐期间，频率等于该频率步进(fSTEP＝fREF/M)的寄生元件通常将存在于该控制环路中。这意味着将以这样一种推理来得到频调VCO信号，即信号将从一个发射机接收，该发射机在偏离VCO频率一个频率距离fSTEP上的相邻频道中进行发射，为保持寄生信号足够低，必需使用强环路滤波。但是，这样一个环路滤波将导至小带宽的控制系统并由此降低转换速度。
进而由AmrN.Hafez和M.I.E/masry在IEEE 1999 CustomIntegrated Circuits Conference(常规集成电路会议)发表的文章，基于双(嵌套的)FLL/PLL体系结构描述了具有上述PLL的一个宽带调谐系统。这里，包括集成在该PLL中的一个频率-电压反馈环路的FLL(频锁环路)具有大的带宽，高的参考频率和低的精度，而该PLL具有小的带宽，低的参考频率和高的精度。按此方式将分开小步进尺度/高精度的功能和大环路带宽功能。然而，由于这种分开将引入关于从一个频道快速转换到另一频道的缺陷，这是因为准确的频率是仅由低的PLL控制的。当VCO频率调谐到该频率步进(在所说文章中表示为参考频率)时，该PLL提供了对相位噪声的压制。在该文章中所示的PLL乃是基于相对高频工作是关键的频率-电压转换器。为应用这种电路，FLL的时钟频率(寄生的)不得不通过与该VCO的高频相比较的分频器来降低。这意味着并不能充分展现该FLL的基本优点。
本发明的目的在于提供一种时间分立的PPL调谐系统，其中上述调谐系统的缺陷将不再出现，并且调谐系统准确以及具有高的转换速度转换两个不同频率之间的振荡器。
因此，按本发明，时间分立PLL调谐系统的特征在于相位检波器的取样频率基本上等于参考频率(fREF)。在一般已知的PLL调谐系统中如以上所述其取样频率等于fSTEP；按本发明，该取样频率为M*fSTEP。这意味着寄生分量具有一个M*fSTEP频率，可以选择远超过目前相邻发射机/接收机频道的范围，使得能得到一个宽频调谐系统和由此得到快速的转换速度，同时频率步进仍能是一个低值，由此导至高的调谐精度。按本发明的PLL调谐系统的带宽约为fREF/10，是比普通已知PLL调谐系统带宽宽的一个系数fREF/fSTEP＝M。
在一个PLL调谐系统中可实现这样高的取样频率，共中相位检波器包括一个第一频率-电压转换器，其响应VCO信号提供正比于该振荡器频率(fVCO)的一个输出信号(K*fVCO)，一个乘法器单元，其响应该频率-电压转换器的所说输出信号(K*fVCO)提供正比于振荡器频率(fVCO)和系数M的积的信号(K*M*fVCO)，M表示按其分配发射机/接收机频道距离的频率步进量，一个参考信号单元，响应一个参考频率信号提供正比于参考频率(fREF)和系数N的积的信号(K*N*fREF)，N是按其分配振荡器频率的频率步进量，以及一个差电路提供的信号正比于振荡器频率(fVCO)和系数M的积和参考频率(fREF)和系数N的积的差，差信号(K*[M*fVCO-N*fREF])经受低通滤波并作为控制信号加到VCO。这意味着VCO控制信号VC可由下式表示VC=K*M*∫[fVCO-NMfREF]*dt,]]>这个关系和对于上述普通已知PLL能导出的关系将是相同的。重要的差别在于在该实施例中，不管低的频率步进，取样频率比普通已知系统中的大得多，由此在该实施例中，VSPURLOUS由频率为fREF的信号形成，而在已知的PLL中VSPURLOUS由频率为fREF/M的信号形成。
信号M和N可以用数字形式提供，并且最好是可调的。在这样的一个实施例中，乘法器单元包括具有将信号M转换为电流的电流输出端的第一DAC(数-模转换器)，以及由第一频率-电压转换器的输出信号控制的第一电流转换开关。此外，为获得基本上相同的电子结构，在这样的一个实施例中，参考信号单元可以包括一个第二频率-电压转换器，以及具有将信号N转换为提供到一第二电流转换开关的电流的电流输出端的一第二DAC(数-模转换器)，第二电流转换开关由第二频率-电压转换器的输出信号控制。
在一个最佳实施例中，第一和第二频率-电压转换器每一个包括具有振荡器频率和具有参考频率的信号分别直接地和经延迟(τ)提供到它的一个异或电路，以及低通滤波器装置，用于对该异或电路的输出信号进行滤波。延迟(τ)是可调的，为在两个频率-电压转换器中获得基本准确相等的两个延迟(τ)值，这一点是重要的。
以下参照附图将更详细地描述按本发明的一个实施例，其中
图1表示按本发明的PLL调谐系统的一般性的方块示意图；以及图2表示按本发明的PLL调谐系统的一个最佳实施例。
图1表示一个相位检波器1和一个压控振荡器(VCO)2。相位检波器1的输出信号是VCO的控制电压VC，而频率为fVCO的输出信号形成相位检波器1的第一输入。频率为参考频率fREF的信号形成相位检波器1的第二输入信号。相位检波器1包括一个频率-电压转换器3，一个乘法器单元4，一个参考信号单元5，一个差电路6和一个低通滤波器7。频率-电压转换器3响应来自VCO的输入信号提供一个电压V＝K’*fVCO，其中K’是可调节的系数或一个常数。在乘法器4中，该信号乘以系数M，该M表示按其分配发射机/接收机频道距离的频率步进量，乘法器4的输出信号可表示为K*M*fVCO，其中K是一个可调节的系数或一个常数，并提供到差电路6。参考信号单元5响应频率为fREF的参考信号提供一个输出信号，其可表示为K*N*fREF，其中N是按其分配振荡器频率的频率步进量，而K是一个可调节的系数或一个常数，并且也提供到该差电路6。电路3，4和5可以这样来考虑，即信号M*fVCO和N*fREF具有相同的比例系数或常数。M和N的值是按数字形式提供的。差信号M*fVCO-N*fREF的输出信号将在滤波器7中被积分，之后得到控制信号VC=K*M*∫[fVCO-NMfREF]*dt]]>其具有一个可调节的系数或常数。PLL调谐系统的取样频率为fREF＝M*fSTEP，其中fSTEP是频率进步。该控制环路的带宽约为fREF/10。具有频率fREF的寄生分量远在该发射机/接收机频道的范围之外。
一个最佳实施例示于图2中。在该图中的主结构方块示意图与图1中的相同。
频率-电压转换器3包括一个异或电路附加的低通滤器8。VCO的输出信号直接和通过延迟电路9经相对小延迟τ之后提供到异或电路的附加的低通滤波器8。该频率-电压转换器3的经低通滤波的输出信号现在正比于τ*fVCO。
乘法器单元4包括具有一个电流输出和一个电流转换开关11的DAC(数-模转换器)10。借助于一个参考电流iREF，M值按正比于M*iREF的一个电流转换并提供到电流转换开关11。在频率-电压转换器3的输出信号的控制下，电流i1将通过电流转换开关11，其电流i1正比于τ*iREF*M*fVCO。
参考信号单元5与具有和频率-电压转换器3与乘法器单元4的组合相同的结构，并且包括一个频率-电压转换器12，一个具有电流输出端和电流转换开关14的DAC13。因此输出电流iz正比于τ*iREF*N*fREF。当DAC相同时，使用相同的电流转换开关和相同的频率-电压转换器，i1和i2的比例常数也相同，使得差电路的输出信号将正比于
τ*iREF*[M*fVCO-N*fREF].
在积分之后，并且在τ*iREF＝K的情况下，将获得以上给出的相同公式。
为实现i1和i2的等比例常数，不仅参考信号单元5的结构具有与乘法器单元4和频率-电压转换器3的组合相同，而且延迟τ是可调节的。
这里存在着许多与所要求的精度有关的延迟τ的装置。但是延迟的绝对精度并不是重要的，这是因为它仅仅影响并非是灵敏参数的控制环路的环路增益。对VCO频率的精度的要求方面是相应地配对相位检波器1的不同分支中的两个延迟以及DAC的精度。最精确的延迟装置是具有D-触发器的一个数字装置。此外这里也存在对两个支路中的D-触发器的公共时钟信号的某些选择。仅系统等级的重要性在于所说时钟信号的频率fCLOCK必须高于最高的输入频率，fVCO或fREF。如果不是这种情况，则经常存在着在该两分支的输入端附加固定驱动器的可能性。
一种感兴趣的极限情况是fCLOCK等于fREF。在此情况下积τ*fREF将成为常数，因为以fREF作为输入频率的该支路的输出电流i2将独立于该输入频率fREF，并且将只是可编程DAC13的直流电流的函数。因此，在这种情况下相位检波器1可以通过用频率-电压转换器3和乘法器4来取代而简化，并使用值M来控制。
另一种感兴趣的极限情况是fCLOCK等于fVCO。在此情况下积τ*fVCO将成为常数，因为以fVCO作为输入频率的该支路的输出电流i1将独立于该输入频率fVCO，并且将只是可编程DAC10的直流电流的函数。因此，在这种情况下相位检波器1可以通过参考信号单元5简化，并仅用值N来控制。
权利要求
1.时间分立PLL调谐系统，包括一个相位检波器和一个压控振荡器(VCO)，用于调谐其频率(fVCO)到等于N/M倍参考频率(fREF)的一个频率，M是表示用其分配一个发射机/接收机频道距离的频率步进量，而N是表示用其分配振荡器频率的频率步进量，其特征在于相位检波器的取样频率基本上等于参考频率(fREF)。
2.权利要求1的时间分立PLL调谐系统，其特征在于相位检波器包括第一频率-电压转换器，其响应该VCO信号提供一个正比于该振荡器频率(fVCO)的输出信号(K*fVCO)，一个乘法器单元，其响应频率-电压转换器的所说输出信号(K*fVCO)提供正比于振荡器频率(fVCO)和一个系数M的积的信号(K*M*fVCO)，该M表示按其分配一个发射机/接收机频道距离的频率步进量，一个参考信号单元，其响应一个参考频率信号提供正比于参考频率(fREF)和一个系数N的积的信号(K*N*fREF)，该N是按其分配振荡器频率的频率步进量，以及一个差电路，提供一个信号，其正比于振荡器频率(fVCO)和系数M的积和参考频率(fREF)和系数N的积的差，该差信号(K*[M*fVCO-N*fREF])经受低通滤波并作为一个控制信号提供到VCO。
3.按权利要求2的时间分立PLL调谐系统，其特征在于信号M和N是以数字形式提供的。
4.按权利要求3的时间分立PLL调谐系统，其特征在于信号N和/或M是可调节的。
5.按权利要求3或4的时间分立PLL调谐系统，其特征在于乘法器单元包括具有将信号M转换成一个电流的电路输出端的第一DAC(数-模转换器)，和第一电流转换开关，其由第一频率-电压转换器的输出信号控制。
6.按权利要求3-5任一的时间分立PLL调谐系统，其特征在于参考信号单元包括第二频率-电压转换器，和第二DAC(数-模转换器)，其具有将信号N转换成提供到第二电流转换开关的电流的电流输出端，第二电流转换开关由第二频率-电压转换器的输出信号控制。
7.按权利要求6的时间分立PLL调谐系统，其特征在于第一和第二频率-电压转换器的每一个包括一个异或电路，振荡器频率信号和参考频率信号分别直接或经延迟(τ)之后提供于它，以及一个低通滤波器装置用于对异或电路的输出信号进行滤波。
全文摘要
一个时间分立PLL－调谐系统包括一个相位检波器和一个将其频率(f
文档编号H03L7/097GK1366734SQ01800968
公开日2002年8月28日 申请日期2001年4月4日 优先权日2000年4月17日
发明者W·G·卡斯珀科维茨 申请人:皇家菲利浦电子有限公司