专利名称：时滞校正装置的制作方法
技术领域：
本发明涉及一种用于校正数据信号相对于时钟信号的时滞的时滞校正装置。
背景技术：
在高速数据通信系统中，数据接收元素要求在时钟信号的时钟脉冲沿之前的被称作建立时间的一定时间确定数据信号。此外，即使相对于时钟信号确保预定的建立时间地生成了数据信号，在时钟信号的传输延迟时间和数据信号的传输延迟时间不同的情况下，时钟信号与数据信号之间产生时滞(skew)(时间上的“偏差”)。其结果，在数据接收元素接收的时钟信号与数据信号之间的相位关系上出现问题。特别是随着通信速度的高速化，该“偏差”容易成为错误数据接收的原因。
针对这样问题的以往的时滞校正装置具有用于检测数据信号的瞬变(transition)且提供表示该检测的脉冲信号的瞬变检测器；用于生成使数据信号延迟了可变延迟量的延迟数据信号的可变延迟线；用于以提供上述脉冲信号为条件，对上述延迟数据信号的瞬变和时钟信号的相位进行比较，并控制可变延迟线的延迟量，使得上述延迟数据信号的瞬变与上述时钟信号的时钟脉冲沿实质上同相的相位比较器。采用该现有技术，可对时钟脉冲沿与数据信号之间的时滞进行校正。此外，即使在通常的动作模式中，也可进行与温度变化等环境变化相应的时滞校正(例如参照专利文献1)。
专利文献1日本特开平11-168365号公报(特别是图1)专利文献2美国专利第6759882号说明书
发明内容
然而，由于在时钟信号、数据信号间存在抖动(jitter)(时钟脉冲沿的“波动(fluctuation)”)，所以时滞总是变动。抖动是由多个频率成分构成的，为了进行正确的数据接收，通常优选由滤波器除去高频的抖动，并跟踪低频的抖动而进行动作。
然而，为了跟踪抖动地进行动作，除了作为以往的校正对象的时滞，还需要将校正由抖动引起的时滞的容限(margin)设定为可变延迟线的延迟可变范围，但在以往的时滞校正装置，这样的容限没有被设定在可变延迟线的延迟可变范围。此外，在以往的时滞校正装置中，特别是在可变延迟线的延迟可变范围的上限附近或下限附近锁定延迟进行动作这样的情况下，不能跟踪抖动地使可变延迟线的延迟量增减，所以数据接收容易产生误差。
本发明是鉴于上述问题而做出的，其目的在于提供一种能够实现抗抖动性强的数据接收的时滞校正装置。
为达到上述目的，本发明的基本想法是在初始设定中，设定可变延迟线的控制电压，使得从可变延迟线的延迟量的可变范围的中间开始相位比较动作。此时，作为可变延迟线的延迟量的可变范围，关于使延迟增加的方向及使延迟减少的方向这两方向，具有时钟周期的1/2周期以上的延迟量与校正抖动所导致的时滞所需要的延迟量的合计的可变范围。由此，可在相位比较动作的开始时刻利用±1/2周期范围的延迟量校正预先产生的时滞，并且也可跟踪由抖动产生的时滞地进行补正。此外，当可变延迟线的延迟量到达其可变范围的上限或下限时，通过使可变延迟线的控制电压复位，从初始设定开始再次进行动作。
具体而言，本发明的第1校正装置，用于校正数据信号相对于时钟信号的时滞，包括用于生成使时钟信号延迟了可变延迟量的延迟时钟信号的可变延迟线；对数据信号的瞬变与延迟时钟信号的相位进行比较的相位比较器；根据保持的电压调整可变延迟线的延迟量的电压保持单元；根据相位比较器的比较结果改变电压保持单元的电压的充放电单元；作为初始设定，设定在相位比较动作开始时的电压保持单元的电压的初始值的充电单元；以及作为初始设定，控制充电单元来确定初始值，使得在可变延迟线使时钟信号延迟了可延迟调整范围的中间的延迟量的状态开始相位比较动作的控制电路。
此外，本发明的第2时滞校正装置，用于校正数据信号相对于时钟信号的时滞，包括用于生成使数据信号延迟了可变延迟量的延迟数据信号的可变延迟线；对延迟数据信号的瞬变与时钟信号的相位进行比较的相位比较器；根据保持的电压而调整可变延迟线的延迟量的电压保持单元；根据相位比较器的比较结果改变电压保持单元的电压的充放电单元；作为初始设定，设定在相位比较动作开始时的电压保持单元的电压的初始值的充电单元；以及作为初始设定，控制充电单元来确定初始值，使得在可变延迟线使数据信号延迟了可延迟调整范围的中间的延迟量的状态开始相位比较动作的控制电路。
在第1和第2时滞校正装置中，优选是在相位比较开始时，可变延迟线在减少延迟量的方向和增加延迟量的方向上分别具有时钟周期的一半(1/2周期)以上的延迟可变范围。具体而言，优选是在相位比较开始时，可变延迟线在减少延迟量的方向和增加延迟量的方向上分别具有1/2周期与考虑由抖动导致的波动的影响的容限的合计以上的延迟可变范围。
此时，控制电路可以具有检测可变延迟线的输出瞬变并且输出表示该瞬变的时钟检测信号的时钟检测器，并且以时钟检测器检测到该瞬变为条件开始相位比较动作。此外，控制电路可在初始设定中，通过充电单元的1次充电将电压保持单元的电压设定为预定电压。
在控制电路具有时钟检测器的情况下，控制电路可以在初始设定中控制充电单元，使得以电压保持单元的电压以恒定的增加率增大且输出时钟检测信号为条件来确定初始值。在该情况下，控制电路可以控制充电单元，使得在时钟检测信号的输出后，再对电压保持单元施加预定电压来确定初始值。
此外，在控制电路具有时钟检测器的情况下，上述控制电路可以在上述初始设定中控制上述充电单元，使得上述电压保持单元的电压每预定电压地阶段地增大，且在每个该阶段进行上述时钟检测信号的输出确认，从该时钟检测信号被输出的阶段起对上述电压保持单元反复施加预定个阶段上述预定电压，来确定上述初始值。
此外，在控制电路具有时钟检测器的情况下，控制电路可以在来自时钟检测器的时钟检测信号的输出停止时，使电压保持单元复位，从初始设定开始再次进行动作。
在第1或第2时滞校正装置中，控制电路可以在初始设定结束后，经过预定时间后开始相位比较动作。
优选的是，在第1或第2时滞校正装置中，控制电路在可变延迟线的延迟量到达了其可变范围的上限或下限时，使电压保持单元复位，从初始设定开始再次进行动作。
优选的是，在第1或第2时滞校正装置中，控制电路控制充电单元，使得根据时钟信号的频率来改变初始值。此外，优选的是，在该情况下，控制电路具有检测时钟信号频率的频率检测电路，并控制充电单元，使得根据频率检测电路的检测结果来改变初始值。
根据本发明，通过从可变延迟线的延迟量的可变延迟范围的中间开始相位比较动作，从而可与相位的滞后或超前无关地进行以往那样的时滞校正，并且可进行跟踪由抖动导致的波动的动作。此外，在可变延迟线的延迟量达到了其可变范围的上限或下限时，施加复位从初始设定开始重新进行，从而可以防止接收错误数据。
图1是表示本发明的一实施方式的时滞校正装置的结构例的框图。
图2是表示图1所示的充放电单元的内部结构例的框图。
图3是表示图1所示的可变延迟线的内部结构例的框图。
图4是表示图3所示的延迟单元的内部结构例的框图。
图5是表示图3所示的偏压发生电路的内部结构例的框图。
图6是表示图1所示的可变延迟线的延迟量与控制电压之间关系的曲线图。
图7是表示图1所示的控制电路的内部结构例的框图。
图8是表示图1所示的充电单元的内部结构例的框图。
图9是表示图7所示的时钟检测电路的内部结构例的框图。
图10是由图8所示的充电单元进行的初始设定的时序图。
图11是表示图7所示的复位控制电路的内部结构例的框图。
图12是表示图7所示的频率检测电路的内部结构例的框图。
符号的说明6电压保持单元7开关10相位比较器30充放电单元31电流源32开关33开关34电流源40充电单元41开关42电阻43开关200可变延迟线210延迟线211晶体管212晶体管213晶体管214晶体管215晶体管240偏压发生电路
241晶体管242晶体管243晶体管244晶体管500控制电路510时钟检测电路511时钟检测电路512分频器514D锁存器515延迟单元520频率检测电路521脉冲发生电路522a反相器链(inverter chain)522bEXOR门523电容524电阻525a比较器525b比较器526晶体管527a开关527b开关528a电流源528b电流源528c电流源529积分器530移位寄存器540复位控制电路541比较器542脉冲发生电路
543脉冲发生电路544OR门545反相器链546AND门547反相器链548AND门具体实施方式
以下，参照
本发明的一实施方式的时滞校正装置。
图1示出本实施方式的时滞校正装置的结构例。图1所示的时滞校正装置，是用于校正时钟信号CLK相对于数据信号DAT的时滞(换言之，数据信号DAT相对于时钟信号CLK的时滞)的装置，包括用于生成使时钟信号CLK延迟了可变延迟量DT的延迟时钟信号DCLK的可变延迟线200、用于比较延迟时钟信号DCLK的相位与数据信号DAT的上升瞬变的相位比较器10、保持控制可变延迟线200的延迟量DT的电压Vcntl的电压保持单元6、根据相位比较器10的比较结果进行对电压保持单元6的充放电(即改变电压保持单元6的电压)的充放电单元30、在初始设定中设定电压保持单元6的电压Vcntl的初始值的充电单元40、复位电压保持单元6的电压的开关7、以及用于进行对充电单元40的控制等的控制电路500。
相位比较器10在延迟时钟信号DCLK的上升沿比数据信号DAT的上升瞬变超前时，向充放电单元30提供DOWN信号以增大可变延迟线200的延迟量DT，由此进行电压保持单元6的放电，使控制电压Vcntl减小。另一方面，相位比较器10在延迟时钟信号DCLK的上升沿比数据信号DAT的上升瞬变滞后时，向充放电单元30提供UP信号以减少可变延迟线200的延迟量DT，由此进行对电压保持单元6的充电，使控制电压Vcntl上升。如以上那样，相位比较器10通过充放电单元30控制可变延迟线200的延迟量DT，使得数据信号DAT的上升瞬变与延迟时钟信号DCLK的上升沿实质上同相。另外，作为图1所示的相位比较器10，可以使用例如Hogge的相位比较器等。
图2示出图1所示的充放电单元30的内部结构例。如图2所示，充放电单元30包括与电源连接的电流源(变压器)3 1、连接电流源31与控制电压Vcntl之间的开关32、接地的电流源34、连接电流源34与控制电压Vcntl之间的开关33。当由相位比较器10向充放电单元30提供UP信号时，开关32接通，对与控制电压Vcntl连接的电压保持单元6进行充电，从而控制电压Vcntl上升。此外，当由相位比较器10向充放电单元30提供DOWN信号时，开关33接通，对与控制电压Vcntl连接的电压保持单元6进行放电，从而控制电压Vcntl减小。
图3示出图1所示的可变延迟线200的内部结构例。如图3所示，可变延迟线200由n(n为整数)级结构的延迟线210、偏压发生电路240构成。延迟线210由n个延迟单元UDk(k＝1～n)构成。在可变延迟线200中，根据控制电压Vcntl由偏压发生电路240生成第1偏压信号PB和第2偏压信号NB。时钟信号CLK和时钟信号CLK的反相信号XCLK，被延迟线210延迟，分别生成延迟了延迟量DT的延迟时钟信号DCLK和延迟时钟信号DCLK的反相信号XDCLK。另外，在图1中，省略反相信号XCLK及反相信号XDCLK的图示。
图4示出图3所示的延迟单元UDk的内部结构例。如图4所示，延迟单元UDk包括源极与电源连接、栅极与偏压信号PB连接、漏极与反相信号XDCLK连接的晶体管211；源极与电源连接、栅极与偏压信号PB连接、漏极与延迟时钟信号DCLK连接的晶体管212；漏极与反相信号XDCLK连接、栅极与时钟信号CLK连接的晶体管213；漏极与延迟时钟信号DCLK连接、栅极与反相信号XCLK连接的晶体管214；以及漏极与晶体管213和214的源极连接、栅极与偏压信号NB连接、源极接地的晶体管215。
图5示出图3所示的偏压发生电路240的内部结构例。如图5所示，偏压发生电路240包括源极与电源连接、栅极和漏极共同与偏压信号PB连接的晶体管241；源极与电源连接、栅极与偏压信号PB连接、漏极与偏压信号NB连接的晶体管242；源极接地、栅极与控制电压Vcntl连接、漏极与偏压信号PB连接的晶体管243；以及源极接地、栅极和漏极共同与偏压信号NB连接的晶体管244。
图6示出图1所示的时滞校正装置的控制电压Vcntl与可变延迟线200的延迟量DT(Delay)之间的关系。在本实施方式的时滞校正装置中，作为初始设定，设定控制电压Vcntl为初始值Vint，以使得在使时钟信号CLK延迟了可变延迟线200的延迟量DT的可变范围(总计可变范围)Tdt中间的延迟量的状态开始相位比较。此时(即相位比较开始时)，通过设定初始值Vint使得可变延迟量200沿减少延迟量的方向及增加延迟量的方向分别具有T/2(T1时钟周期)以上的延迟可变范围，从而可确实地校正时滞。此外，为了从锁定状态跟踪抖动而增减延迟量DT，需要从锁定的位置再加上抖动的量的延迟可变范围Tj。因此，在本实施方式中，作为初始设定，设定初始值Vint，使得当以可变延迟线200的延迟量DT的可变范围Tdt的中间位置为基准时，可变延迟线200沿减少延迟量的方向和增加延迟量的方向分别具有T/2+Tj以上的延迟可变范围。即，确定可变范围Tdt的中间位置，使得在延迟量的增加方向的延迟可变范围取为TdtD，在延迟量的减少方向的延迟可变范围取为TdtU时，满足TdtD＞T/2+Tj、TdtU＞T/2+Tj、以及TdtD+TdtU≤Tdt所表示的所有关系。
以下，详细说明图1所示的时滞校正装置的控制电压Vcntl的初始值Vint的设定方法等。
图7示出图1所示的控制电路500的内部结构例。如图7所示，控制电路500包括检测来自可变延迟线200的延迟时钟信号DCLK且输出表示该检测的延迟时钟信号CKDT的时钟检测电路510；用于生成控制在初始设定进行初始值Vint的设定的充电单元40的信号CCNTu(u为整数)的u级结构的移位寄存器530；生成用于根据控制电压Vcntl和延迟时钟检测信号CKDT使电压保持单元6复位的脉冲信号RST的复位控制电路(复位信号发生电路)540；生成检测时钟信号CLK的频率并根据该频率改变初始值Vint的信号VBC的频率检测检测电路520。另外，在本实施方式中，延迟时钟检测信号CKDT在延迟时钟信号DCLK已被输出的状态为L电平，在延迟时钟信号DCLK未被输出的状态为H电平。
图8示出图1所示的充电单元40的内部结构例。如图8所示，充电单元40包括u(u整数)个并列配置且根据信号VBC而调整电流量的电流源lu；分别与各电流源lu连接且由信号CCNTu分别接通/断开的u个开关Su；一端与所有开关Su连接并且另一端与控制电压Vcntl连接，且由延迟时钟检测信号CKDT接通/断开的开关41；与控制电压Vcntl连接的电阻42；连接在电阻42与地之间、且由延迟时钟检测信号CKDT接通/断开的开关43。在本实施方式中，开关41和开关43在延迟时钟信号DCLK未被输出的状态、即延迟时钟检测信号CKDT为H电平时为接通，在延迟时钟信号DCLK已被输出的状态、即延迟时钟检测信号CKDT为L电平时为断开。
图9示出图7所示的时钟检测电路510的内部结构例。如图9所示，时钟检测电路510由时钟检测电路511和延迟单元515构成。时钟检测电路511包括生成将时钟信号CLK分频后的时钟信号DV(周期T2)的分频器512；被分频器512分频后的时钟信号DV被输入到CLK输入端子，并且D输入端子固定为H电平，且从Q输出端子输出时钟检测信号DT的D锁存器514。另外，D锁存器514的NR端子输入有延迟时钟信号DCLK。此外，延迟单元515由m(m为整数)级移位寄存器构成，输出使时钟检测电路511的时钟检测信号DT延迟了m分频时钟(分频时钟信号DV的周期T2的m倍)的时钟检测信号CKDT。在D锁存器514，在输入有分频时钟信号DV且未输入有延迟时钟信号DCLK的状态，在分频时钟信号DV的上升沿，将输入到D输入的H电平作为时钟检测信号DT总是从Q输出输出。延迟时钟信号DCLK从可变延迟线200输出开始时，根据延迟时钟信号DCLK对D锁存器514进行复位，结果时钟检测信号DT的输出电平成为L电平。在此，延迟时钟信号DCLK的周期比被分频的时钟信号DV的周期短，所以延迟时钟信号DCLK被输出时，复位的频率变高，结果总是输出L电平作为时钟检测信号DT。
接下来，说明在图7所示的控制电路(控制电路500)进行的初始设定。图10示出图1所示的时滞校正装置的初始设定的一例。控制电压Vcntl被复位时，成为从可变延迟线200未输出延迟时钟信号DCLK的状态。图7所示的控制电路500的移位寄存器530中，在被分频的时钟信号DV的上升沿，信号CCNTu从信号CCNT1起依次从L电平向H电平变化。随之，在图8所示的充电单元40中的开关Su也从开关S1起依次接通向电压保持单元6流入电流，由此，如图10所示，控制电压Vcntl上升。从控制电压Vcntl上升，延迟时钟信号DCLK被开始输出的时刻开始，由时钟检测电路510的延迟单元515再延迟m时钟的量的延迟DCH(＝m×T2)后，时钟检测信号CKDT从H电平变化到L电平。如图10所示，该延迟DCH期间，控制电压Vcntl进一步上升，达到与可变延迟线200的延迟可变范围的中间对应的初始值Vint。此外，时钟检测信号CKDT被输出时，充电单元40的开关41及开关43为断开，充电单元40被切断离开电压保持单元6，确定初始值Vint，由此结束初始设定，与此同时，相位比较器10接收时钟检测信号CKDT，开始相位比较。
如以上那样，控制电路500在初始设定中控制充电单元40，使得电压保持单元6的电压每次增大预定电压地阶段性增大，且在该每阶段，进行时钟检测信号CKDT的输出确认，从该时钟检测信号CKDT被输出的阶段开始进一步对电压保持单元6反复施加上述预定的电压，施加预定个阶段，来确定初始值Vint。
在此，从延迟时钟信号DCLK被输出起到开始相位比较为止，设置延迟DCH的理由在于，如上所述，设定初始值Vint使得可变延迟线200向减少延迟量的方向和增加延迟量的方向分别具有T/2+Tj以上的延迟可变范围，同时可使得控制电压Vcntl不受从被赋予可变延迟线200起到延迟时钟信号DCLK稳定为止产生的组延迟的影响。此外，如图1所示，相位比较器10根据数据信号DAT和延迟时钟信号DCLK之间的相位差向充放电单元30输出UP信号或DOWN信号。此时，当UP信号被输出时，由充放电单元30进行电压保持单元6的充电，由此，控制电压Vcntl上升(UP Count)。另一方面，当Down信号被输出时，由充放电单元30进行电压保持单元6的放电，由此，控制单元Vcntl减少(Down Count)。
图11示出图7所示的复位信号发生电路540的内部结构例。如图11所示，复位信号发生电路540包括对控制电压Vcntl和预定电压Vref进行比较当Vcntl超过Vref时将输出从L电平反转到H电平的比较器541；与比较器541连接的脉冲发生电路542；与时钟检测信号CKDT连接的脉冲发生电路543；与脉冲发生电路542和脉冲发生电路543连接的OR门544。脉冲发生电路542包括与比较器541从属连接的奇数级结构的反相器链545；与比较器541和反相器链545连接的AND门546。脉冲发生电路543具有与脉冲发生电路542相同的结构，具体而言，包括与时钟检测信号CKDT从属连接的奇数级构成的反相器链547；与时钟检测信号CKDT和反相器链547连接的AND门548。如上所述，当Vcntl大于Vref时，比较器541的输出从L电平反转到H电平。脉冲发生电路542检测该从L电平向H电平的瞬变而产生脉冲，该脉冲通过OR门544作为RST信号被输出。此外，当来自可变延迟线200的延迟时钟信号DCLK的输出停止时，时钟检测信号CKDT从L电平瞬变到H电平。脉冲发生电路543检测该瞬变而产生脉冲，该脉冲通过OR门544作为RST信号被输出。通过这样的复位信号发生电路540的结构，如图6所示，在Vcntl过高、可变延迟线200的延迟量达到了其可变范围的上限时和Vcntl过低、延迟时钟信号DCLK的输出停止了时，输出复位信号RST。复位信号RST被输出时，图1所示的开关7接通，从而电压保持单元6被复位，从初始设定起再次进行动作，由此，可以防止接收错误数据。
图12示出图7所示的频率检测电路520的内部结构例。如图12所示，频率检测电路520包括检测时钟信号CLK的脉冲沿输出脉冲的脉冲发生电路521、由电容523和电阻524构成的积分器529、对积分器529的积分结果VF与预定电压Vref1进行比较的比较器525a、对积分器529的积分结果VF与设定得比预定电压Vref1低的预定电压Vref2进行比较的比较器525b、漏极和栅极共同与信号VBC连接且源极与电源连接的晶体管526、连接在信号VBC与地之间的电流源(变压器)528a、与信号VBC连接且根据比较器525a的比较结果接通/断开的开关527b、连接在开关527b与地之间的电流源(变压器)528c、与信号VBC连接且根据比较器525b的比较结果接通/断开的开关527a、以及连接在开关527a与地之间的电流源528b。此外，脉冲发生电路521包括与时钟信号CLK从属连接的偶数级结构的反相器链522A、与时钟信号CLK和反相器链522A连接的EXOR门522B。脉冲发生电路521分别检测时钟信号CLK的上升沿和下降沿产生脉冲。由于该脉冲被积分器529积分，所以频率高的脉冲在单位时间内产生得越多，积分器529的积分结果VF越是高电压。在频率检测电路520中，分别对该积分结果VF与预定电压Vref2和比Vref2高的预定电压Vref1进行比较，根据这些比较结果，调整流到晶体管526的电流量，从而可根据时钟信号CLK的频率使偏压信号VBC变化。由此，可控制充电单元40，使得根据时钟信号CLK的频率改变控制电压Vcntl的初始值Vint的大小。
如以上所说明的那样，根据本实施方式，通过从可变延迟线200的延迟量的可变延迟范围的中间开始相位比较动作，从而可与相位的滞后或超前无关地进行以往那样的时滞校正，并且可进行跟踪由抖动导致的波动的动作。此外，在可变延迟线200的延迟量达到了其可变范围的上限或下限时，施加复位并从初始设定起重新进行，从而可以防止接收错误数据。因此，能够实现可实现抗抖动性强的数据接收的时滞校正装置。
另外，在本实施方式的可变延迟线200中，使用了具有多级的延迟单元UDk的延迟线210，也可以使用单式(single-type)延迟线代替该延迟线210。
此外，在本实施方式的可变延迟线200中，偏压发生电路240只要是根据控制电压Vcntl产生延迟单元的偏压信号的电路即可，可以是任何结构。
此外，在本实施方式的控制电路500的时钟检测电路510中，使用了2分频式的分频器512，当然使用几分频式的分频器来作为分频器512都可以。此外，时钟检测电路510的结构，只要是具有检测时钟信号的功能即可，可以是任何结构。
此外，在本实施方式中，充电单元40具有阶段性地改变电压保持单元6的电压的结构，也可以代替该结构，具有1次将电压保持单元6的电压设定为预定电压的结构。即，控制电路500，也可以在初始设定中通过充电单元40的1次充电将电压保持单元6的电压Vcntl设定为预定电压。此外，充电单元40可以使用使恒定电流流入电压保持单元6地进行充电的方式。具体而言，控制电路500可以在初始设定中控制充电单元40，使得电压保持单元6的电压以恒定的增加率增大，并以时钟检测信号CKDT被输出为条件确定电压保持单元6的电压Vcntl的初始值。在该情况下，控制电路500可以控制充电单元40，使得在时钟检测信号CKDT输出后，再向电压保持单元施加预定的电压来确定电压Vcntl的初始值。如以上那样，在初始设定中，只要是可设定控制电压Vcntl的初始值Vint使得可变延迟线200在减少延迟量的方向和增加延迟量的方向上分别具有T/2+Tj以上的延迟可变范围即可，充电单元40的结构并不特别限定。
此外，在本实施方式中，控制电路500在上述初始设定结束的同时开始相位比较动作，也可以代替该方式，在初始设定结束后、经过预定时间后开始相位比较动作。
此外，在本实施方式的控制电路500的复位信号发生电路540中，通过检测延迟时钟信号DCLK的输出停止来实施Vcntl过低时的对电压保持单元6的复位。但也可以代替该方式，与Vcntl过高时同样地，通过使用比较器的方式等检测可变延迟线200的延迟量达到了其可变范围的下限的情况，从而实施对电压保持单元6的复位。
此外，在本实施方式的控制电路500的频率检测电路520中，使用了2个比较器，当然比较器的个数并不特别限定。
此外，在本实施方式中，以由可变延迟线200使时钟信号CLK延迟的结构为对象，但也可以代替该方式，以由可变延迟线使数据信号DAT延迟的结构为对象，也能取得同样的效果。具体而言，在图1所示的本实施方式的时滞校正装置中，可以取代用于生成使时钟信号CLK延迟了可变延迟量DT的延迟时钟信号DCLK的可变延迟线200，而设置用于生成使数据信号DAT延迟了可变延迟量的延迟数据信号的可变延迟线，可以取代用于对延迟时钟信号DCLK的相位与数据信号DAT的上升瞬变进行比较的相位比较器10，而设置对上述延迟数据信号的瞬变与时钟信号CLK的相位进行比较的相位比较器。
工业实用性本发明涉及一种用于校正数据信号相对于时钟信号的时滞的时滞校正装置，可取得在应用于高速数据通信的情况下发挥高抗抖动性、可实现正确的数据接收这样的显著效果。
权利要求
1.一种时滞校正装置，用于校正数据信号相对于时钟信号的时滞，其特征在于，包括用于生成使上述时钟信号延迟了可变延迟量的延迟时钟信号的可变延迟线；对上述数据信号的瞬变与上述延迟时钟信号的相位进行比较的相位比较器；根据保持的电压调整上述可变延迟线的延迟量的电压保持单元；根据上述相位比较器的比较结果改变上述电压保持单元的电压的充放电单元；作为初始设定，设定相位比较动作开始时的上述电压保持单元的电压的初始值的充电单元；以及作为上述初始设定，控制上述充电单元来确定上述初始值，使得在上述可变延迟线使上述时钟信号延迟了可延迟调整范围的中间的延迟量的状态开始相位比较动作的控制电路。
2.根据权利要求1所述的时滞校正装置，其特征在于在相位比较开始时，上述可变延迟线在减少延迟量的方向和增加延迟量的方向上分别具有时钟周期的一半以上的延迟可变范围。
3.根据权利要求2所述的时滞校正装置，其特征在于上述控制电路具有检测上述可变延迟线的输出瞬变并输出表示该瞬变的时钟检测信号的时钟检测器，并且以上述时钟检测器检测到该瞬变为条件开始相位比较动作。
4.根据权利要求3所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中，通过上述充电单元的1次充电将上述电压保持单元的电压设定为预定电压。
5.根据权利要求3所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中控制上述充电单元，使得以上述电压保持单元的电压以恒定的增加率增大、并且输出了上述时钟检测信号为条件来确定上述初始值。
6.根据权利要求5所述的时滞校正装置，其特征在于上述控制电路控制上述充电单元，使得在上述时钟检测信号的输出后，进一步对上述电压保持单元施加预定电压来确定上述初始值。
7.根据权利要求3所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中控制上述充电单元，使得上述电压保持单元的电压每预定电压地阶段地增大，且在每个该阶段进行上述时钟检测信号的输出确认，从该时钟检测信号被输出的阶段起对上述电压保持单元反复施加预定个阶段上述预定电压，来确定上述初始值。
8.根据权利要求3所述的时滞校正装置，其特征在于上述控制电路在来自上述时钟检测器的上述时钟检测信号的输出停止时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
9.根据权利要求2所述的时滞校正装置，其特征在于上述控制电路在上述初始设定结束后，经过预定时间后开始相位比较动作。
10.根据权利要求2所述的时滞校正装置，其特征在于上述控制电路在上述可变延迟线的延迟量到达了其可变范围的上限时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
11.根据权利要求2所述的时滞校正装置，其特征在于上述控制电路在上述可变延迟线的延迟量到达了其可变范围的下限时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
12.根据权利要求2所述的时滞校正装置，其特征在于上述控制电路控制上述充电单元，使得根据上述时钟信号的频率来改变上述初始值。
13.根据权利要求12所述的时滞校正装置，其特征在于上述控制电路具有检测上述时钟信号频率的频率检测电路，并控制上述充电单元，使得根据上述频率检测电路的检测结果来改变上述初始值。
14.一种时滞校正装置，用于校正数据信号相对于时钟信号的时滞，其特征在于，包括用于生成使上述数据信号延迟了可变延迟量的延迟数据信号的可变延迟线；对上述延迟数据信号的瞬变与上述时钟信号的相位进行比较的相位比较器；根据保持的电压调整上述可变延迟线的延迟量的电压保持单元；根据上述相位比较器的比较结果改变上述电压保持单元的电压的充放电单元；作为初始设定，设定在相位比较动作开始时的上述电压保持单元的电压的初始值的充电单元；以及作为上述初始设定，控制上述充电单元来确定上述初始值使得在上述可变延迟线使上述数据信号延迟了可延迟调整范围的中间的延迟量的状态开始相位比较动作的控制电路。
15.根据权利要求14所述的时滞校正装置，其特征在于在相位比较开始时，上述可变延迟线在减少延迟量的方向和增加延迟量的方向上分别具有时钟周期的一半以上的延迟可变范围。
16.根据权利要求15所述的时滞校正装置，其特征在于上述控制电路具有检测上述可变延迟线的输出瞬变、且输出表示该瞬变的时钟检测信号的时钟检测器，并且以上述时钟检测器检测到该瞬变为条件开始相位比较动作。
17.根据权利要求16所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中，通过上述充电单元的1次充电将上述电压保持单元的电压设定为预定电压。
18.根据权利要求16所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中控制上述充电单元，使得以上述电压保持单元的电压以恒定的增加率增大、并且输出上述时钟检测信号为条件来确定上述初始值。
19.根据权利要求18所述的时滞校正装置，其特征在于上述控制电路控制上述充电单元，使得在上述时钟检测信号的输出后，进一步对上述电压保持单元施加预定电压来确定上述初始值。
20.根据权利要求16所述的时滞校正装置，其特征在于上述控制电路在上述初始设定中控制上述充电单元，使得上述电压保持单元的电压每预定电压地阶段地增大，且在每个该阶段进行上述时钟检测信号的输出确认，从该时钟检测信号被输出的阶段起对上述电压保持单元反复施加预定个阶段上述预定电压，来确定上述初始值。
21.根据权利要求16所述的时滞校正装置，其特征在于上述控制电路在来自上述时钟检测器的上述时钟检测信号的输出停止时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
22.根据权利要求15所述的时滞校正装置，其特征在于上述控制电路在上述初始设定结束后，经过预定时间后开始相位比较动作。
23.根据权利要求15所述的时滞校正装置，其特征在于上述控制电路在上述可变延迟线的延迟量到达了其可变范围的上限时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
24.根据权利要求15所述的时滞校正装置，其特征在于上述控制电路在上述可变延迟线的延迟量到达了其可变范围的下限时，使上述电压保持单元复位，从上述初始设定开始再次进行动作。
25.根据权利要求15所述的时滞校正装置，其特征在于上述控制电路控制上述充电单元，使得根据上述时钟信号的频率来改变上述初始值。
26.根据权利要求25所述的时滞校正装置，其特征在于上述控制电路具有检测上述时钟信号频率的频率检测电路，并控制上述充电单元，使得根据上述频率检测电路的检测结果来改变上述初始值。
全文摘要
一种时滞校正装置，包括用于生成使时钟信号CLK延迟了可变延迟量DT的延迟时钟信号DCLK的可变延迟线(200)、用于对延迟时钟信号DCLK的相位与数据信号DAT的上升瞬变进行比较的相位比较器(10)、用于保持对可变延迟线(200)的延迟量DT进行控制的电压Vcntl的电压保持单元(6)、根据相位比较器(10)的比较结果对电压保持单元(6)进行充放电的充放电单元(30)、在初始设定中设定电压保持单元(6)的电压Vcntl的充电单元(40)、以及用于控制充电单元(40)的控制电路(500)。
文档编号H03K5/22GK1954494SQ20048004294
公开日2007年4月25日 申请日期2004年12月8日 优先权日2004年5月26日
发明者武田宪明, 岩田彻 申请人:松下电器产业株式会社