专利名称：差动时钟产生装置与相关方法
技术领域：
本发明是提供一种差动时钟产生装置及相关方法，尤指一种具有交互耦合架构而能在差动时钟信号中减少不匹配与抖动的差动时钟产生装置及相关方法。
背景技术：
随着现代化信息社会的发展，各种资料、数据、文件、影音档案等都已经可以用电子信号的形式来加以储存、传输、交换、处理；由于电子信号的发送、传输、接收与处理均需配合时钟信号的触发，故用来产生时钟信号的相关装置也就成为现代信息厂商的研发重点。如本领域技术人员所知，因为差动信号的种种优点(像是对噪声具有较高抵抗力、较不易干扰其它电路)，现代电子电路常用差动形式的电子信号来携载高频、高密度信息，连带地，用来提供差动时钟信号的装置也就成为现代电子电路最重要的构筑区块之一。
一般来说，可用差动时钟产生装置来产生差动时钟信号，此种差动时钟产生装置用来根据输入的单一参考时钟信号，来产生两个互为反相的差动时钟信号。在已知技术中，已知的差动时钟产生装置是以反相器来将参考时钟信号反相以产生反相时钟信号，同时也以传输门将参考时钟信号传输为正相时钟信号，这两个正相/反相时钟信号再分别经过多级反相器的驱动，即可形成差动时钟产生装置的一对(两个)差动时钟信号。
不过，上述的已知差动时钟产生装置也有缺点。首先，由于传输门的驱动力(驱动信号电平改变的能力)通常会小于反相器的驱动力，故在根据参考时钟信号产生正相/反相时钟信号时，正相时钟信号的升/降缘会较为平缓，因为传输门在将参考时钟信号传输为正相时钟信号时的驱动力较小，无法在正相时钟信号中驱动出快速转变的升/降缘。相较之下，在以反相器将参考时钟信号反相驱动为反相时钟信号时，反相器较强的驱动力就会在反相时钟信号中驱动出较为陡峭、转变快速的升/降缘。这样一来，反相时钟信号与正相时钟信号就会不匹配；正相时钟信号较为平缓的升/降缘等效上会使正相时钟信号延迟于反相时钟信号，连带地，根据此正相/反相时钟信号所产生出来的两差动时钟信号间也会因为不匹配而造成相位与时序上的不一致，无法正确发挥时钟信号的时序触发功能。除了因差动时钟产生装置中元件构造不同所导致的驱动力差异以外，在以传输门与反相器分别产生正相/反相时钟信号时，若差动时钟产生装置因为制作时的制程差异或运作环境的温度而使电路特性漂移时，传输门/反相器的特性漂移程度也会不一致、不匹配，这也会加深正相/反相时钟信号间的不匹配。
另外，在已知技术中，时钟信号中较为平缓的升/降缘也容易在时钟信号中引入信号抖动(jitter)。信号抖动的原因之一是电源(source)不稳定；如本领域技术人员所知，差动时钟产生电路中的各个晶体管都要由直流电源汲取电力才能驱动信号电平转换；在汲取电力驱动电平转换时，电源不稳定所产生的电源噪声会影响驱动力，进而在相关时钟信号中引入抖动。当已知技术以传输门来将参考时钟信号传输为正相时钟信号时，传输门较低的驱动力代表传输门要花较久的时间才能将正相时钟信号由一电平驱动至另一电平，而较长的驱动时间就会在正相时钟信号中引入更多的电源噪声；连带地，已知技术所产生出来的差动时钟信号中就会有较多的信号抖动，无法提供稳定、低噪声的理想差动时钟信号。
发明内容
本发明是提供一种差动时钟产生装置与相关方法，以交互耦合的方式使得所产生的两差动时钟信号间能相互补偿，这样就可减少输出的两差动时钟信号间的不匹配，并使输出的两差动时钟信号间的匹配程度可以抵抗制程漂移/温度变异等电路特性漂移，还能减少两差动时钟信号中的信号抖动。
本发明是提供一种差动时钟产生装置，用以根据参考时钟信号产生差动时钟信号对。该装置包含有传输门，用来接收该参考时钟并产生第一时钟信号；第一反相器，用来接收该参考时钟并产生第二时钟信号；至少一第二反相器，互相串接并连接至该传输门，用来接收该第一时钟信号以产生第一反相信号；以及至少一第三反相器，互相串接并连接至该第一反相器，用来接收该第二时钟信号以产生第二反相信号；其中该第二反相器与该第三反相器是交互耦接以产生该差动时钟信号对。
本发明还提供一种差动时钟产生装置，用以接收参考时钟并产生差动时钟信号对。该装置包含有初阶电路，用来接收该参考信号并产生第一时钟信号与第二时钟信号，且该第一时钟信号与该第二时钟信号的相位相反；以及至少一辅助电路，互相串联并连接至该初阶电路，用来产生该差动时钟信号对。每一个该辅助电路包含第一输入端用以接收该第一时钟信号，第二输入端用以接收该第二时钟信号，第一输出端用以输出第一反相信号，以及第二输出端用以输出第二反相信号，其中该第一输入端是耦接至该第二输出端，且该第二输入端耦接至该第一输出端。
本发明还提供一种差动时钟信号产生方法，用以根据参考时钟产生差动时钟信号对。该方法包含有根据该参考时钟产生第一时钟信号以及第二时钟信号，根据该第一时钟信号产生第一反相信号，根据该第二时钟信号产生第二反相信号，根据该第二时钟信号以及该第一反相信号产生第一差动信号，以及根据该第一时钟信号以及该第二反相信号产生第二差动信号，其中该第一差动信号以及该第二差动信号形成该差动时钟信号对。
经由本发明的差动时钟产生装置中的交互耦合架构，时钟信号间的不匹配就能因交互耦合而拉近、减少。譬如说，若具有平缓升/降缘的时钟信号由第一输入端输入至本发明的辅助电路，具有陡峭升/降缘的时钟信号由第二输入端输入至本发明的辅助电路，那么，在平缓升/降缘的时钟信号要经由电耦联机而使第二输出端的信号发生升/降缘电平转变的同时，具有陡峭降/升缘的时钟信号会快速地触发该辅助电路的第二输入端-第二输出端间的驱动单元，使此驱动单元迅速地在第二输出端反相辅助驱动升/降缘，使第二输出端上的时钟信号具有更快的升/降缘。经由上述的交互耦合，两输出端上的时钟信号对就会拉近彼此间的不匹配；再经由输出电路中的反相器，此两输出端上的差动时钟信号就能形成最终的差动时钟信号对。
本发明所提供的差动时钟产生装置能大幅降低两差动时钟信号之间的不匹配，抵抗电路构造/制程/温度所导致的不匹配。另外，由于本发明的差动时钟产生装置包含的辅助电路可利用交互耦合的结构，通过一时钟信号加速另一时钟信号的信号电平转变，故本发明的差动时钟产生装置可减少信号电平转变所需的时间，自然可减少电源噪声对时钟信号的影响，降低时钟信号中的信号抖动，提供特性较佳的差动时钟信号对。
图1示意的是差动时钟产生装置。
图2示意的是图1的差动时钟产生电路在运作时相关信号时钟的波形时序的示意图。
图3为本发明的差动时钟产生装置的示意图。
图4示意的是图3中差动时钟产生装置在运作时相关信号时钟的波形时序的示意图。
图5为本发明的另一实施例中差动时钟产生装置的示意图。
10、20、30 差动时钟产生装置22 初阶电路24、24a-24b 辅助电路26 输出电路CLK 参考时钟信号CK-CK′ 差动时钟信号K1-K1′、Ka-Ka′、Kb-Kb′ 时钟信号N0、Na-Na′、Nb-Nb′节点T0、T1 传输门Q0、Qb-Qb’、M1 反相器Q1-Q1′、Q2-Q2′、Qa-Qa’、Ma-Ma’、驱动单元Mb-Mb’具体实施方式
图1为典型差动时钟产生装置10的示意图，以根据所输入的参考时钟信号CLK(意即单一时钟)而产生两差动时钟信号CK、CK′。差动时钟产生装置10中设有传输门T0及反相器Q0、两匹配的驱动单元Q1-Q1′以及两匹配驱动单元Q2-Q2′，其中驱动单元Q1-Q1′可彼此为匹配的反相器，驱动单元Q2-Q2′亦然。如图1所示，参考时钟信号CLK会分支传输至传输门T0及反相器Q0。导通的传输门T0可将参考时钟信号CLK传输为正相的时钟信号K1；反相器Q0则可将参考时钟信号CLK反相为反相的时钟信号K1′。正相的时钟信号K1经过驱动单元Q1/Q2处理后就能形成输出的差动时钟信号对之一，也就是差动时钟信号CK；时钟信号K1’经过驱动单元Q1′/Q2′处理后就能形成差动输出时钟对中的另一个差动时钟信号CK′。
请继续参考图2。图2为图1所示的差动时钟产生装置10在运作时各相关信号的波形时序示意图。图2的横轴是代表时间。如图2所示，随着参考时钟信号CLK中的触发缘，传输门T0以及反相器Q0也会分别产生时钟信号K1与K1′。不过，就如前面提到过的，由于传输门T0/反相器Q0间会因电路构造/制程/温度等因素而导致驱动力上的差异，因此会导致时钟信号K1与K1′之间的不匹配。譬如说，传输门T0的驱动力可能比反相器Q0弱，因此如图2所示，时钟信号K1的升/降缘较为平缓，不能像时钟信号K1′一般具有较为陡峭的升/降缘。而在时钟信号K1、K1′间的升/降缘差异就会导致时钟信号K1/K1′间的不匹配。此升/降缘差异等效上会使时钟信号K1的升/降缘落后于时钟信号K1′的升/降缘，使时钟信号K1/K1′的时序扭曲，无法达到理想的差动时钟信号特性。以差动信号的理想状况来说，如图2中所示意的理想匹配的差动时钟信号对，应该具有对称、匹配的升/降缘(也就是在两时钟中具有相互匹配、一致的信号电平转变速度，或称slew rate)，才能得到正确的时序。但因传输门T0/反相器Q0间的驱动力差异，时钟信号K1/K1′无法达成理想的匹配。虽然时钟信号K1/K1′分别还会经由驱动单元Q1/Q1′与Q2/Q2′的加强驱动才会形成差动时钟信号CK/CK′，但由于驱动单元Q1/Q1′(与Q2/Q2′)是相互匹配的，且对时钟信号K1/K1′的影响也是一致的，因此无法有效改善原本就存在于时钟信号K1/K1′中的不匹配。
另一方面，传输门T0较弱的驱动力需要花较长的时间才能驱动时钟信号K1中的信号电平产生改变，而在此较长的电平改变时间中，传输门T0会引入较多的电源噪声，使得时钟信号K1更容易受电源噪声影响而产生信号抖动。
综合以上可知，差动时钟产生装置10无法有效补偿反相器Q0/传输门T0间因电路结构/温度/制程所导致的驱动力差异，也无法改善所输出的差动时钟信号间的不匹配，并带来更多的信号抖动。
为了克服先前技术中差动时钟产生装置的缺点，本发明提出了一种具有较佳架构的差动时钟产生装置；本发明中特别增设了交互耦合架构，以拉近两差动时钟信号间的差异，可以有效减少两差动时钟信号间的不匹配。请参考图3；图3为本发明所提供的差动时钟产生装置20的示意图。本发明的差动时钟产生装置20可根据单一参考时钟信号CLK而产生两差动时钟信号CK、CK’。差动时钟产生装置20中包含有初阶电路22、辅助电路24、及输出电路26。其中，初阶电路22可根据参考时钟信号CLK产生两互为反相的时钟信号Ka、Ka’；在图3的实施例中，初阶电路22包含反相器M1与导通的传输门T1，反相器M1可根据参考时钟信号CLK产生时钟信号Ka’，且时钟信号Ka’是与参考时钟信号CLK成反相，传输门T1则可根据参考时钟信号CLK产生时钟信号Ka，且时钟信号Ka是与参考时钟信号CLK同相。
配合两时钟信号Ka/Ka’，差动时钟产生装置20所包含的辅助电路24则在节点Na、Na’上分别形成两输入端，并在节点Nb、Nb’上分别形成两输出端。辅助电路24通过节点Na、Na’分别接收时钟信号Ka、Ka’，以作为辅助电路24的输入信号，而辅助电路24由节点Nb、Nb’输出的时钟信号Kb、Kb’是传输至输出电路26，并由输出电路26根据时钟信号Kb、Kb’来产生两差动时钟信号CK/CK’。
如图3所示，辅助电路24内特别设有两电耦联机，以配合两驱动单元Qa、Qa’的运作，其中驱动单元Qa、Qa’分别假设为两相互匹配的反相器来形成本发明的差动时钟产生装置20的交互耦合架构。在此交互耦合架构下，一电耦联机连接于节点Na与节点Nb’之间，以将节点Na上的时钟信号Ka传输至节点Nb’；另一电耦联机则连接于节点Na’与节点Nb之间，用来将节点Na’上的时钟信号Ka’传输至节点Nb。
举例来说，时钟信号Kb是由时钟信号Ka经过驱动单元Qa以及时钟信号Ka’的辅助所产生的。同理，时钟信号Kb’是由时钟信号Ka’经过驱动单元Qa’以及时钟Ka的辅助所产生的。经由交互耦合的连接，使得节点Nb以及Nb’上的信号转换速度提升。利用两驱动单元Qa/Qa’的辅助驱动，本发明就可拉近两时钟信号Kb、Kb’间的差异，减少两者间的不匹配，以提供较佳的差动时钟信号对。
至于输出电路26中则可设置两匹配的反相器Qb、Qb’，各反相器分别与辅助电路24连接于节点Nb、Nb’，以将这两节点上的时钟信号Kb、Kb’反相而产生出两差动时钟信号CK、CK’。
为进一步说明本发明转换电路20的运作原理，请继续参考图4，并同时参考图3。图4为差动时钟产生装置20运作时各相关信号时钟的波形时序的示意图。图4的横轴是代表时间。在差动时钟产生装置20的初阶电路22中，参考时钟信号CLK会同时馈入传输门T1及反相器M1，产生出两互为反相的时钟信号Ka、Ka’。就如前面提到过的，由于传输门T1/反相器M1间因电路结构/制程/温度等因素所导致的驱动力差异，故两时钟信号Ka/Ka’也会不匹配。在图4的例子中，即是假设传输门T1的驱动力较低；因图3所示的传输门T1的驱动力较低，时钟信号Ka(亦实时钟信号Kb’)本来应该具有较为平缓的升/降缘，如图4中的虚线波形所示(即标示有「无辅助驱动」的波形)。不过，由于本发明差动时钟产生装置20的辅助电路24中的交互耦合架构，时钟信号Ka’可通过驱动单元Qa’的运作协助增强时钟信号Kb’(亦实时钟信号Ka)的升/降缘，将时钟信号Ka与Ka’间的差异拉近。如图4所示，在时钟信号Ka的升缘，原本传输门T1的较弱驱动力只能在节点Na-Nb’上使时钟信号Ka以及Kb’的波形平缓地由低电平转变为高电平；但在此同时，反相器M1较强的驱动力会使时钟信号Ka’快速地由高电平转变低电平；连带地，驱动单元Qa’就会因时钟信号Ka’的降缘触发而在节点Nb’上开始驱动节点Nb’的电平上升。而驱动单元Qa’在节点Nb’上驱动电平上升的额外驱动力等效上就可形成辅助驱动力，能协助传输门T1快速地将节点Na上的电平拉高；这样一来，就能增加时钟信号Ka(或时钟信号Kb’)的信号转换速度，使时钟信号Ka(或时钟信号Kb’)具有较为陡峭的升缘，让时钟信号Ka的升缘能和时钟信号Ka’的陡峭升缘匹配。
同理，当时钟信号Ka发生高电平至低电平的信号电平转变时，传输门T1原本较弱的驱动力只能在节点Na-Nb’上使时钟信号Ka(或时钟信号Kb’)缓慢的下降。不过，在此同时，时钟信号Ka’的陡峭升缘会快速地触发驱动单元Qa’，而驱动单元Qa’就会在节点Nb’上驱动电平下降，等效上也就是为传输门T1提供协助的辅助驱动力，使节点Na上的时钟Ka会具有陡峭的降缘，能与时钟信号Ka’匹配。
由以上描述可知，本发明的差动时钟产生装置20是利用辅助电路24中的交互耦合架构来使两时钟信号Ka/Ka’(时钟信号Kb/Kb’)间的差异能够拉近，有效减少两者间的不匹配。只要时钟信号Ka/Ka’间的匹配程度良好，输出电路26依据此两时钟Ka/Ka’所产生的差动输出时钟CK/CK’自然也就会有良好的匹配程度。
值得强调的是，在图4的例子中，虽然是以「传输门T1的驱动力较弱」为例来进行说明，但由图3所示的辅助电路24的对称架构可知，若是反相器M1的驱动力较弱而使时钟信号Ka’(以及时钟信号Nb)具有较为平缓的升/降缘，时钟信号Ka自然就会经由驱动单元Qa来协助反相器M1，使时钟信号Ka’的升/降缘能通过驱动单元Qa提供的辅助驱动力而增强，变的更为快速陡峭。换句话说，不论传输门T1或反相器M1之中哪一个具有较强的驱动力，驱动力较强(驱动力较强亦代表升/降缘较陡峭，且信号转换速度也会较快)的元件所产生的时钟信号都可经由本发明的交互耦合架构来增强另一个驱动力较弱(驱动力较弱亦代表升/降缘较平缓，且信号转换速度较慢)的元件所产生的时钟信号，使所产生的两时钟信号间的差异能够拉近，有效增进两者间的匹配程度，也使本发明提供的差动时钟产生装置能提供出匹配程度更高的差动输出时钟信号。
除了能抵抗电路架构/制程/温度所导致的差动时钟信号不匹配，本发明提供的差动时钟产生装置还能减少差动时钟信号中的信号抖动。由图4的例子可知，本发明的差动时钟产生装置20会增强较弱的时钟信号(例如时钟信号Ka)，使其升/降缘更为陡峭，这也就减少了信号电平转变所需的时间。如前面讨论过的，信号电平转变所需的时间越长，越容易引入电源噪声，时钟中受抖动影响的程度也就越大。相对地，由于本发明差动时钟产生装置20的辅助电路24是以增强的辅助驱动力来加速较弱(较为平缓)的时钟，故本发明能在时钟信号中减少信号电平转变所需的时间，也一并减少电源噪声侵入时钟信号的机会，使本发明所产生出来的时钟信号不易受信号抖动影响。
另外，本发明差动时钟产生装置20的辅助电路24中的交互耦合架构也能在图3所示的参考时钟信号CLK与差动时钟信号CK/CK’间减少不必要的时序延迟。在图1的差动时钟产生装置10中，传输门T0/反相器Q0所产生的时钟信号K1/K1’分别要经过两个反相器才能形成最终的差动时钟信号CK/CK’(譬如说，时钟信号K1要经过反相器Q1、Q2才能形成差动时钟信号CK)。相较之下，在本发明差动时钟产生装置20中，由传输门T1产生的时钟信号Ka可直接经由节点Na、Nb’与反相器Qb’而形成差动时钟信号CK’，由反相器M1产生的时钟信号Ka’可直接经由节点Na’、Nb与反相器Qb而形成差动时钟信号CK，故由传输门T1/反相器M1所产生的时钟信号Ka/Ka’分别仅需经过一个反相器(也就是反相器Qb’/Qb)就可形成差动时钟信号CK/CK’，减少时钟转换过程中不必要的延迟。
在本发明于图3的实施例中，输出电路26中的反相器Qb、Qb’会再分别加强时钟信号Kb、Kb’的升/降缘，产生出升/降缘更陡峭的差动时钟信号CK、CK’。不过，本发明的差动时钟产生装置20也可选择性地取消输出电路26的设置，而直接以时钟信号Kb、Kb’做为差动时钟产生装置20的差动输出时钟信号。另外，本发明也可在差动时钟产生装置中配置多级的辅助电路。请参考图5；图5即为本发明的另一实施例中差动时钟产生装置30的示意图。差动时钟产生装置30可根据参考时钟信号CLK而提供两差动时钟信号CK/CK’。类似于图3中的差动时钟产生装置20，图5中的差动时钟产生装置30亦设有初阶电路22，以利用传输门T1、反相器M1而产生两时钟信号Ka/Ka’。与差动时钟产生装置20较为不同的是，差动时钟产生装置30中设置了多级的辅助电路，也就是辅助电路24a及24b。辅助电路24a与24b中分别包含两匹配的驱动单元Ma/Ma’与Mb/Mb’，并与两电耦联机形成交互耦和架构，其中驱动单元Ma/Ma’可彼此为匹配的反相器，驱动单元Mb/Mb’亦然。辅助电路24b输出的时钟可直接当作转换电路30的差动时钟信号CK/CK’。当然，类似于图3中的差动时钟产生装置20，图5中的差动时钟产生装置30也可在辅助电路24b之后再串连一个具有两匹配反相器的输出电路，以将辅助电路24b输出的时钟信号进一步增强为最终的差动时钟信号。
总结来说，相较于先前技术所提供的差动时钟产生装置，本发明的差动时钟产生装置可利用交互耦合的架构来拉近所输出的两差动时钟信号间的差异，增进两差动时钟信号间的匹配程度，抵抗电路结构/制程/温度所导致的差动时钟信号之间的不匹配。本发明的差动时钟产生装置也能在差动时钟信号中增强信号电平转换速度，进而减少时钟信号中的信号抖动，提供出特性更佳的差动时钟信号。另外，比较图3与图1可知，本发明的差动时钟产生装置不需增加元件数目、不需复杂的电路布局即可达成上述优点，足证明本发明提供的差动时钟产生装置为较佳的差动时钟产生装置。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种差动时钟产生装置，用以根据参考时钟信号产生差动时钟信号对，该装置包含有传输门，用来接收该参考时钟并产生第一时钟信号；第一反相器，用来接收该参考时钟并产生第二时钟信号；至少一第二反相器，互相串接并连接至该传输门，用来接收该第一时钟信号以产生第一反相信号；以及至少一第三反相器，互相串接并连接至该第一反相器，用来接收该第二时钟信号以产生第二反相信号；其中该第二反相器与该第三反相器是交互耦接以产生该差动时钟信号对。
2.根据权利要求1所述的差动时钟产生装置，其中该第一时钟信号以及该第二时钟信号相位相反。
3.根据权利要求1所述的差动时钟产生装置，其中该第二反相器的输入端连接至该第三反相器的输出端；该第三反相器的输入端连接至该第二反相器的输出端。
4.根据权利要求1所述的差动时钟产生装置，其中根据该第二时钟信号以及该第一反相信号产生第一差动信号，以及根据该第一时钟信号以及该第二反相信号产生第二差动信号，且该第一差动信号以及该第二差动信号形成该差动时钟信号对。
5.根据权利要求1所述的差动时钟产生装置，还包含第四反相器，连接至该第二反相器；以及第五反相器，连接至该第三反相器；其中该第四反相器与该第五反相器用来输出该差动时钟信号对。
6.一种差动时钟产生装置，用以接收参考时钟并产生差动时钟信号对，该装置包含有初阶电路，用来接收该参考信号并产生第一时钟信号与第二时钟信号，且该第一时钟信号与该第二时钟信号的相位相反；以及至少一辅助电路，互相串联并连接至该初阶电路，用来产生该差动时钟信号对，每一个该辅助电路包含第一输入端用以接收该第一时钟信号，第二输入端用以接收该第二时钟信号，第一输出端用以输出第一反相信号，以及第二输出端用以输出第二反相信号，其中该第一输入端是耦接至该第二输出端，且该第二输入端耦接至该第一输出端。
7.根据权利要求6所述的差动时钟产生装置，其中该辅助电路是根据该第二时钟信号以及该第一反相信号产生第一差动信号；并根据该第一时钟信号以及该第二反相信号产生第二差动信号；其中该第一差动信号以及该第二差动信号形成该差动时钟信号对。
8.根据权利要求6所述的差动时钟产生装置，其中该初阶电路包含有传输门，用以产生该第一时钟信号；以及反相器，用以产生该第二时钟信号。
9.根据权利要求6所述的差动时钟产生装置，其中每一个该辅助电路包含有第一驱动单元，用来接收该第一时钟信号以产生该第一反相信号；以及第二驱动单元，接收该第二时钟信号以产生该第二反相信号。
10.根据权利要求9所述的差动时钟产生装置，其中该第一驱动单元以及该第二驱动单元分别为反相器。
11.根据权利要求6所述的差动时钟产生装置，还包含输出电路，连接至该辅助电路，用以输出成该差动时钟信号对。
12.一种差动时钟信号产生方法，用以根据参考时钟产生差动时钟信号对，该方法包含有根据该参考时钟产生第一时钟信号以及第二时钟信号；根据该第一时钟信号产生第一反相信号；根据该第二时钟信号产生第二反相信号；根据该第二时钟信号以及该第一反相信号产生第一差动信号；以及根据该第一时钟信号以及该第二反相信号产生第二差动信号；其中该第一差动信号以及该第二差动信号形成该差动时钟信号对。
13.根据权利要求12所述的差动时钟信号产生方法，其中该第一时钟信号与该第二时钟信号相位相反。
14.根据权利要求12所述的差动时钟信号产生方法，包含将该第一时钟信号反相以产生该第一差动信号，以及将该第二时钟信号反相以产生该第二差动信号。
15.根据权利要求14所述的差动时钟信号产生方法，还包含将该第一差动信号以及该第二差动信号反相以输出该差动时钟信号对。
全文摘要
差动时钟产生装置与相关方法是根据参考时钟信号产生两差动时钟信号。该差动时钟产生装置包含初阶电路与辅助电路；该初阶电路会根据该参考时钟信号产生两个互为反相的时钟信号；该辅助电路会将此两时钟信号分别传输至两输出端以用来产生二差动输出时钟信号。该辅助电路设有交互耦合的架构，当要将一时钟信号传输至输出端时，该辅助电路会在另一时钟信号的信号电平转换时辅助驱动该输出端的电平转变。经由此交互耦合架构，该差动时钟产生装置可有效降低两差动时钟信号间的不匹配，并减少差动时钟信号中的抖动。
文档编号H03K5/00GK1921306SQ200610151730
公开日2007年2月28日 申请日期2006年9月8日 优先权日2006年9月8日
发明者谢宜政 申请人:威盛电子股份有限公司