专利名称：一种有源电压箝制栅极驱动电路的制作方法
技术领域：
本发明是关于一种栅极驱动电路，特别是关于一种可箝制输出电压 电平的栅极驱动电路。
背景技术：
栅极驱动电路若输出过强的驱动讯号将使场效晶体管的栅极氧化层 击穿。因此，栅极驱动电路的设计需考虑被驱动组件的栅极氧化层的保 护，避免使其击穿，现有技术采用输出电压箝制电路来达到防护功能，
例如 一般采用一稳压二极管(Zener Diode)或是一线性稳压器(Line ar Regulator)提供所需箝制电压电平，以及所需电流。
图1为现有采用稳压二极管12于驱动P型功率晶体管13时，实现 电压箝制的电路示意图。该电路10使得输出电压电平VOUT与电源电压 VDD的差值限制于稳压二极管12击穿电压之内，从而达到输出电压箝制 的效果；然而，由于该稳压二极管12工作于击穿区，因此会在电压箝制 稳态时有直流电流，产生较高的功率消耗。
图2为现有采用线性稳压器22于驱动P型功率晶体管24时，实现 电压箝制的电路图。该电路20利用负反馈使得输出电压电平VOUT与电 源电压VDD的差值被锁定在预设的电压电平之内，达到输出电压箝制的 效果；然而，该线性稳压器22需提供一与电源电压预设的压降，因此需 固定输出直流电流，此外，该线性稳压器22亦需提供输出栅极信号电平 转换所需高速瞬时电流，因此传统作法上需要一大体积稳压电容23以稳 定输出电压VOUT，如此将造成芯片面积及成本大幅上升。
发明内容
有鉴于上述问题，本发明的目的是提出 一种有源电压箝制栅极驱动电 路，利用简单的输出检测反馈即可实现输出电压箝制，以及达到低功率 消耗的目的。
为达成上述目的，本发明提供一种有源电压箝制栅极驱动电路，其包 含一差值比较电路及一栅极驱动电路。上述差值比较电路接收一基准参 考电压，以及一输出栅极控制信号，并据此输出至少一电压比较信号。 上述栅极驱动电路接收一数据输入信号以及上述电压比较信号，并输出 至少一栅极驱动信号。其中，当该输出栅极控制信号与该基准参考电压 电平之差大致(略大于或小于)等同于一预定值时，该电压比较信号控 制该栅极驱动电路关闭，藉以使得输出栅极控制信号强度电平被箝制于 预设电压值电平。
本发明还提供另 一种有源电压箝制栅极驱动电路，其包含一 差值比较 电路及一栅极驱动电路。上述差值比较电路接收一基准参考电压、 一预 设电压电平以及一输出栅极控制信号，并据此输出至少 一 电压比较信号。 上述栅极驱动电路接收一数据输入信号，以及前述电压比较信号，并输 出至少一栅极驱动信号。其中，当该输出栅极控制信号与该基准参考电 压电平差值大致(略大于或小于)等同于该预设电压电平时，该电压比 较信号控制该栅极驱动电路关闭，藉以使得输出栅极控制信号电平被箝 制于预设电压电平。
当栅极驱动信号使被驱动组件为导通状态时，本发明是利用检测栅极 驱动信号是否达到一预定的输出电平。当栅极驱动信号达到一预定的输 出电平时，关闭栅极驱动电路，使栅极驱动信号被箝制在该预定输出电 平，而且此时无现有技术的箝制方式所产生的直流电流，故可达到降低 功率消耗的目的。
图1为现有采用稳压二极管于驱动P型功率晶体管实现电压箝制的电路图。
图2为现有应用线性稳压器于驱动P型功率晶体管实现电压箝制的电路图。
图3为本发明有源电压箝制栅极驱动电路。
图4显示图3的栅极驱动电路31第一实施例的示意图。
图5显示图3的栅极驱动电路31第二实施例的示意图。
图6显示图3的栅极驱动电路31第三实施例的示意图。
图7显示图3的一册极驱动电i 各31第四实施例的示意图。
图8显示图3的差值比较电路32第一实施例的示意图。
图9显示图3的差值比较电路32第二实施例的示意图。
图10显示图3的差值比较电路32第三实施例的示意图。
图11显示图3的差值比较电路32第四实施例的示意图。
图12为本发明有源电压箝制栅极驱动电路应用于驱动P型功率晶体管实
施例一的详细电i 各图。 图13为本发明有源电压箝制栅极驱动电路应用于驱动P型功率晶体管实
施例二的详细电路图。 图14为本发明有源电压箝制栅极驱动电路应用于驱动N型功率晶体管实
施例一的详细电3各图。 图15为本发明有源电压箝制栅极驱动电路应用于驱动N型功率晶体管实
施例二的详细电路图。
主要组件符号说明
10、 20、 30、有源电压箝制栅极驱动电路；11、 21、 31、栅极驱动电 路；12、稳压二极管；22、线性稳压器；23、稳压电容；32、差值比较电 路；321、差值放大电路；322、电平比较电路；40、 41、 42、晶体管；
51、前级驱动电路；52、后级驱动电路；510、 512、 513、 514、 521、 522、晶体管；60、 61、 62、晶体管；71、前级驱动电路；72、后级驱 动电路；710、 712、 713、 714、 721、 722、晶体管；80、电压比较器； 81、 82、 83、 84、晶体管；85、参考电阻；86、参考电流源；90、电压 比较器；91、 92、 93、 94、晶体管；95、参考电阻；96、参考电流源； 100、电压比较器；101、 102、 103、 104、电压晶体管；105、参考电 阻；106、参考电流源；110、电压比较器；111、 112、 113、 114、晶体 管；115、参考电阻；116、参考电流源；121、栅极驱动电路；122、差 值比较电路；123、 P型功率晶体管；131、栅极驱动电路；132、差值比 较电路；133、 P型功率晶体管；141、栅极驱动电路；142、差值比较电 路；143、 N型功率晶体管；151、栅极驱动电路；152、差值比较电路； 153、 N型功率晶体管
具体实施例方式
以下以具体实施例结合附图详细说明本发明的有源电压箝制栅极驱动电路。
本发明的技术方案是当栅极驱动信号使被驱动组件为导通状态时，检 测栅极驱动信号是否达到一预定的输出电平。当栅极驱动信号达到一预 定的输出电平时，关闭栅极驱动电路，使栅极驱动信号被箝制在该预定 输出电平，而且此时无现有技术的箝制方式所产生的直流电流，故可达 到降低功率消耗的目的。
图3为本发明有源电压箝制栅极驱动电路示意图。如该图所示，该 有源电压箝制栅极驱动电路30利用一栅极驱动电路31依据数据输入信 号VIN来提供输出栅极驱动信号VOUT,以驱动后级被驱动组件33,其时利用一差值比较电路32依据一基准参考电压VPOT以及输出栅极驱动
信号VOUT产生栅极驱动电路31的控制信号VCTL;其中，差值比较电 路32由差值放大电路321及电平比较电路322所组成；差值放大电路3 21依据基准参考电压VPOT以及输出栅极驱动信号VOUT产生电压差值 信号VD,再经由电平比较电路322与预设参考电平VREF作比较，产生 栅极驱动电路31的控制信号VCTL。当电压差值信号VD与预设参考电 平VREF之差达到一预定值时，即基准参考电压VPOT和输出栅极驱动 信号VOUT的电压差值达到预设参考电平VREF时，电平比较电路322 产生一控制信号VCTL以关闭栅极驱动电路31,此时栅极驱动电路31 因关闭而维持栅极驱动信号VOUT的电平，如此即达到箝制输出栅极电 压信号VOUT电压电平，因其无稳态直流电流而达到低消耗功率的目的。
上述的基准参考电压VPOT是用以判断是否栅极驱动信号VOUT是 否低于(如对P型晶体管或不同的基准参考电压VPOT时)、高于(如 对N型晶体管或不同的基准参考电压VPOT时)或大致等于(如以上 述的比较或边缘触发方式判断时)一参考电压电平，于上述条件达成时， 差值比较电路32即输出控制信号VCTL以关闭栅极驱动电路31。故基 准参考电压VPOT除了可以是后级被驱动组件33应用的参考电压电平， 也可以是电源电压VDD、电路共地VSS,或被驱动组件33的漏极电压 (当被驱动组件为导通状态时，相当于电源电压VDD或接地电压)或源 极电压(即电源电压VDD或电路共地VSS)。此时仅要调整预设参考电 平VREF即可达到上述本发明的目的。
图4为图3的栅极驱动电路31第一实施例的电路示意图，其依据数 据输入信号VIN反向输出栅极驱动信号VOUT并用以驱动P型功率晶体 管。晶体管40、 41构成主要驱动级，依据数据输入信号VIN反向输出栅 极驱动信号VOUT,晶体管42形成一控制级，依据控制信号VCTL使该 栅极驱动电路31作逻辑乘(Logic AND)。配合参考图3,当数据输入信
号VIN为逻辑低态时，晶体管41为导通状态、晶体管40为截止状态， 故栅极驱动信号VOUT为逻辑高态。此时差值放大电路321输出的电压 差值信号VD为低准位而小于预设参考电平VREF,因此控制信号VCTL 为逻辑高态。当控制信号VCTL为逻辑高态时，主要驱动级正常动作， 依据数据输入信号VIN反向输出栅极驱动信号VOUT。当数据输入信号V IN为逻辑高态时，晶体管41为截止状态、晶体管40为导通状态，故栅 极驱动信号VOUT开始转为逻辑低态。当栅极驱动信号VOUT低至小于 基准参考电压VPOT而使电压差值信号VD大于预设参考电平VREF时， 控制信号VCTL转为逻辑低态。如上述，当数据输入信号VIN为逻辑高 态时，晶体管41为截止状态，此时控制信号VCTL为逻辑低态时，使得 晶体管42也为截止状态，停止对被驱动组件的栅极寄生电容作充放电动 作。如此即可维持(即箝制)栅极驱动信号VOUT于一预定的驱动电平 而避免被驱动组件3 3被击穿，亦可减少现有技术于箝制时的因有直流电 流输出所造成的功率消耗。
图5为图3的栅极驱动电路31第二实施例的电路示意图，其依据数 据输入信号VIN正向输出栅极驱动信号VOUT并用以驱动P型功率晶体 管。晶体管510、 511、 512、 513、 514构成前级驱动电路51,其中， 晶体管510、 512、 513为主要驱动级，晶体管511、 514为控制级。晶 体管521、 522构成后级驱动电路52。晶体管521是接收前级驱动电路 51所产生的驱动信号DRVP，晶体管522是接收前级驱动电路51所产 生的驱动信号DRVN。后级驱动电路52的晶体管521、 522根据驱动信 号DRVP及驱动信号DRVN而共同产生输出栅极驱动信号VOUT。当数 据输入信号VIN为逻辑高态时，正向输出逻辑高态的栅极驱动信号VOU T使被驱动组件为截止状态。此时控制信号VCTL为代表「非关闭」的逻 辑低态时，使4册极驱动电路31正常动作。此时前级驱动电^各51驱动信
号DRVP以及DRVN直接受数据输入信号VIN控制，以驱动后级驱动电 路52,因此输出栅极驱动信号VOUT依据数据输入信号VIN正向输出。 当数据输入信号VIN为逻辑低态时，正向输出逻辑低态的栅极驱动信号V OUT使被驱动组件为导通状态。当栅极驱动信号VOUT低于一预定范围 时，差值比较电路32将输出代表"关闭"的逻辑高态的控制信号VCTL。 控制信号VCTL为逻辑高态，故前级驱动电路51驱动信号DRVN因晶体 管511的导通而会固定输出逻辑低态，而使后级驱动电路52的晶体管5 22为截止状态，前级驱动电路51驱动信号DRVP则因晶体管514为截 止状态，而直接受数据输入信号VIN控制。此时数据输入信号VIN为逻 辑低态，驱动信号DRVP为逻辑高态而使后级驱动电路52的晶体管52 1也为截止状态。由于后级驱动电路52的晶体管521、 522均为截止状 态，停止对被驱动组件的栅极寄生电容作充放电动作。如此即可维持(即 箝制)栅极驱动信号VOUT于一预定的驱动电平。
当然，除了 P型功率晶体管会因栅极驱动信号VOUT过低而有击穿 之虞，N型功率晶体管亦会因栅极驱动信号VOUT过高而也有击穿之虞。 以下栅极驱动电路的实施例是用以驱动N型功率晶体管，亦通过对控制 信号VCTL的控制而可达到对栅极驱动信号VOUT的电压箝制的功能。
图6为图3的栅极驱动电路31第三实施例的示意图，其依据数据输 入信号VIN反向输出栅极驱动信号VOUT并用以驱动N型功率晶体管。 晶体管60、 61构成主要驱动级，依据数据输入信号VIN反向输出栅极驱 动信号VOUT，晶体管62形成一控制级，依据控制信号VCTL使该栅极 驱动电路31作逻辑相乘(Logic AND)。当数据输入信号VIN为逻辑高 态时，晶体管60为导通状态、晶体管61为截止状态，故栅极驱动信号 VOUT为逻辑低态使被驱动组件为截止状态。此时被驱动组件无击穿之 虞，故控制信号VCTL为代表"非关闭"的逻辑低态，栅极驱动电路31正
常动作。当数据输入信号VIN为逻辑低态时，晶体管61为导通状态、晶
体管60为截止状态，故栅极驱动信号VOUT转为逻辑高态使被驱动组件 开始导通。当栅极驱动信号VOUT上升至高于一预定电平时，控制信号 VCTL转为代表"关闭"的逻辑高态，使晶体管62为截止状态，以关闭栅 极驱动电路31。如此，停止对被驱动组件的栅极寄生电容作充放电动作 而达到箝制功能。
图7为图3的栅极驱动电路31第四实施例的示意图，其依据数据输 入信号VIN正向输出栅极驱动信号VOUT并用以驱动N型功率晶体管。 晶体管710、 711、 712、 713、 714构成前级驱动电路71，其中，晶体 管710、 712、 714为主要驱动级，晶体管711、 713为控制级。晶体管 721、 722构成后级驱动电路72,晶体管721接收前级驱动电路71驱动 信号DRVP,晶体管722接收前级驱动电路71驱动信号DRVN,共同产 生输出栅极驱动信号VOUT。当控制信号VCTL为逻辑高态时，栅极驱 动电路31正常动作，前级驱动电路71驱动信号DRVP以及DRVN直接 受数据输入信号VIN控制，用以驱动后级驱动电路72,因此输出栅极驱 动信号VOUT依据数据输入信号VIN正向输出。当控制信号VCTL为逻 辑低态时，前级驱动电路71驱动信号DRVP会固定输出逻辑高态，使得 后级驱动电路72晶体管721为截止状态，前级驱动电路71驱动信号D RVN则直接受数据输入信号VIN控制而为逻辑低态，后级驱动电路72 晶体管722亦为截止状态，停止对后级被驱动组件对电路共地VSS作充 电。如此即可维持(即箝制)栅极驱动信号VOUT于一预定的驱动电平。
接下来以实施例说明差值比较电路的运作。
图8为图3的差值比较电路32第一实施例的示意图，用以控制P 型功率晶体管的驱动。晶体管81构成一差值放大电路321，该电源 电压VDD为上述基准参考电压VPOT。电阻85以及电流源86构成
一参考于电源电压VDD的参考电压电平VREF，该参考电压电平为 VREF-VDD—I1*R1。晶体管82， 84构成电流镜，与晶体管83，以及电 阻85，电流源86,产生参考电流源IREF,与电压比较器80构成电平比 较电路322，其中，电压比较器80可以现有的运算放大器实现。晶体管 81依据输出栅极驱动信号VOUT构成一输出电流源IOUT。当输出的栅 极驱动信号VOUT大于参考电压电平VREF时，输出电流源IOUT小于 参考电流源IREF,使得模拟信号DET小于模拟信号MIR,此时电压比 较器80输出控制信号VCTL为逻辑高态。当输出栅极驱动信号VOUT 小于参考电压电平VREF时，输出电流源IOUT大于参考电流源IREF， 使得模拟信号DET高于模拟信号MIR,此时电压比较器80输出控制信 号VCTL为逻辑低态。在此实施例中，控制信号VCTL为逻辑高态，控 制栅极驱动电路31正常动作，而当控制信号VCTL为逻辑低态，控制栅 极驱动电路31关闭。
图9为图3的差值比较电路32的第二实施例的示意图，用以控 制P型功率晶体管的驱动。晶体管91构成一差值放大电路321，该 电源电压VDD为上述基准参考电压VPOT。电阻95以及电流源96 构成一参考于电源电压VDD的参考电压电平VREF,该参考电压电平 为VREF=VDD-I1*R1。晶体管92, 94构成电流镜，与晶体管93，以 及电阻95,电流源96,产生参考电流源IREF，与电压比较器90构成电 平比较电路322,其中，电压比较器90可以现有的运算放大器实现。晶 体管91依据输出栅极驱动信号VOUT构成一输出电流源IOUT。当输出 栅极驱动信号VOUT大于参考电压电平VREF时，输出电流源IOUT小 于参考电流源IREF,使得模拟信号DET小于模拟信号MIR，此时电压 比较器90输出控制信号VCTL为逻辑低态。当输出栅极驱动信号VOUT 小于参考电压电平VREF时，输出电流源IOUT大于参考电流源IREF,
使得模拟信号DET高于模拟信号MIR,此时电压比较器90输出控制信 号VCTL为逻辑高态。在此实施例中，控制信号VCTL为逻辑低态，控 制栅极驱动电路31正常动作，而当控制信号VCTL为逻辑高态，控制栅 极驱动电路31关闭。
图10为图3的差值比较电路32的第三实施例的示意图，用以控制 N型功率晶体管的驱动。晶体管102构成一差值放大电路321,该电路 共地VSS为前述基准参考电压VPOT。电阻105以及电流源106构成一 参考于电路共地VSS的参考电压电平VREF，该参考电压电平为VRE F = I1*R1。晶体管101, 103构成电流镜，与晶体管104,以及电阻1 05,电流源106，产生参考电流源IREF,与电压比较器100构成电平比 较电路322，其中，电压比较器100可以现有的运算放大器实现。晶体 管102依据输出栅极驱动信号VOUT构成一输出电流源IOUT。当输出 的栅极驱动信号VOUT小于参考电压电平VREF时，输出电流源IOUT 小于参考电流源IREF,使得模拟信号DET大于模拟信号MIR,此时电 压比较器100输出控制信号VCTL为逻辑低态。当输出栅极驱动信号V OUT大于参考电压电平VREF时，输出电流源IOUT大于参考电流源IR EF,使得模拟信号DET低于模拟信号MIR，此时电压比较器100输出 控制信号VCTL为逻辑高态。在此实施例中，控制信号VCTL为逻辑低 态，控制栅极驱动电路31正常动作，而当控制信号VCTL为逻辑高态， 控制栅极驱动电路31关闭。
图11为图3的差值比较电路32的第四实施例的示意图，用以控制 N型功率晶体管的驱动。晶体管112构成一差值放大电路321，该电路 共地VSS为上述基准参考电压VPOT。电阻115以及电流源116构成一 参考于电路共地VSS的参考电压电平VREF，该参考电压电平为VRE F = M*R1。晶体管111， 113构成电流镜，与晶体管114，以及电阻115,
电流源116,产生参考电流源IREF，与电压比较器110构成电平比较电 路322,其中，电压比较器110可以现有的运算放大器实现。晶体管11 2依据输出栅极驱动信号VOUT构成一输出电流源IOUT。当输出栅极驱 动信号VOUT小于参考压降VREF时，输出电流源IOUT小于参考电流 源IREF,使得模拟信号DET大于模拟信号MIR,此时电压比较器110 输出控制信号VCTL为逻辑高态。当输出栅极驱动信号VOUT大于参考 电压电平VREF时，输出电流源IOUT大于参考电流源IREF,使得模拟 信号DET低于模拟信号MIR，此时电压比较器110输出控制信号VCTL 为逻辑低态。在此实施例中，控制信号VCTL为逻辑高态，控制栅极驱 动电路31正常动作，而当控制信号VCTL为逻辑低态，控制栅极驱动电 路31关闭。
图12为本发明有源电压箝制栅极驱动电路30'应用于驱动P型功率 晶体管123第一实施例的详细电路图。栅极驱动电路121与图4相同， 差值比较电路122与图8相同。当数据输入信号VIN为逻辑低态时，栅 极驱动电路121中，晶体管41为导通状态，晶体管40为截止状态，使 得输出栅极驱动信号VOUT为逻辑高态，亦即对被驱动组件123对电路 共地作充电。输出栅极驱动信号VOUT电压电平与电源电压VDD相同， 使得差值比较电路122输出控制信号VCTL为逻辑高态，晶体管42为导 通状态。当数据输入信号VIN转态为逻辑高态时，栅极驱动电路121中， 晶体管41为截止状态，晶体管40、 42为导通状态，使得输出栅极驱动 信号VOUT转态为逻辑低态，亦即对被驱动组件123对电路共地作放电。 而当输出栅极驱动信号VOUT电压电平降低至参考电压电平VREF时，差 值比较电路122输出控制信号VCTL转态为逻辑低态，使得栅极驱动电路 121中的晶体管42为截止状态，此时栅极驱动电路121停止对被驱动组件 123对电路共地作放电，使得输出栅极驱动信号VOUT不再作变动，而达 到箝制输出栅极驱动信号VOUT的目的，同时亦无箝制时的稳态直流电流。
图13为本发明有源电压箝制栅极驱动电路30'，'应用于驱动P型功
率晶体管133第二实施例的详细电路图。栅极驱动电路131与图5相同， 差值比较电路132与图9相同。当数据输入信号VIN转态为逻辑高态时， 栅极驱动电路131中，晶体管510、 512、 514、 521为导通状态，晶体 管511、 513、 522为截止状态，使得输出栅极驱动信号VOUT为逻辑高 态，亦即对被驱动组件133对电路共地作充电。输出栅极驱动信号VOU T电压电平与电源电压VDD相同，使得差值比较电路132输出控制信号 VCTL为逻辑低态。当数据输入信号VIN转态为逻辑低态时，栅极驱动电 路131中，晶体管513、 514、 522为导通状态，晶体管510、 511、 51 2、 521为截止状态，使得输出栅极驱动信号VOUT转态为逻辑低态，亦 即对被驱动组件133对电路共地作放电。而当输出栅极驱动信号VOUT 电压电平降低至低于参考电压电平VREF时，差值比较电路132输出控 制信号VCTL转态为逻辑高态，使得栅极驱动电路131中，晶体管514 为截止状态，晶体管511为导通状态，使得晶体管522也为截止状态， 此时栅极驱动电路131停止对被驱动组件133对电路共地作放电，使得 输出栅极驱动信号VOUT不再作变动，而达到箝制输出栅极驱动信号V UT的目的，同时亦无箝制时的稳态直流电流。
图14为本发明有源电压箝制栅极驱动电路30';应用于驱动N型功 率晶体管143实施例一的详细电路图。栅极驱动电路141与图6相同， 差值比较电路142与图10相同。当数据输入信号VIN为逻辑高态时，栅 极驱动电路141中，晶体管60为导通状态，晶体管61为截止状态，使 得输出栅极驱动信号VOUT为逻辑低态，亦即对被驱动组件143对电路 共地作放电。输出栅极驱动信号VOUT电压电平与电路共地VSS相同， 使得差值比较电路142输出控制信号VCTL为逻辑低态，晶体管62为导 通状态。当数据输入信号VIN转态为逻辑低态时，栅极驱动电路141中， 晶体管60为截止状态，晶体管61、 62为导通状态，使得输出栅极驱动
信号VOUT转态为逻辑高态，亦即对被驱动组件143对电路共地作充电。 而当输出栅极驱动信号VOUT电压电平提升至参考电压电平VREF时， 差值比较电路142输出控制信号VCTL转态为逻辑高态，使得栅极驱动 电路141中，晶体管62为截止状态。此时栅极驱动电路141停止对被驱 动组件143对电路共地作充电，使得输出栅极驱动信号VOUT不再作变 动，而达到箝制输出栅极驱动信号VOUT的目的，同时亦无箝制时的稳 态直流电流。
图15为本发明有源电压箝制栅极驱动电路30';应用于驱动N型功 率晶体管153第二实施例的详细电路图。栅极驱动电路151与图7相同， 差值比较电路152与图11相同。当数据输入信号VIN转态为逻辑低态时， 栅极驱动电路151中，晶体管711、 712、 714、 722为导通状态，晶体 管710、 713、 721为截止状态，使得输出栅极驱动信号VOUT为逻辑低 态，亦即对被驱动组件153对电路共地作放电。输出栅极驱动信号VOU T电压电平与电路共地VSS相同，使得差值比较电路152输出控制信号 VCTL为逻辑高态。当数据输入信号VIN转态为逻辑高态时，栅极驱动电 路151中，晶体管710、 711、 721为导通状态，晶体管712、 713、 71 4、 722为截止状态，使得输出栅极驱动信号VOUT转态为逻辑高态，亦 即对被驱动组件153对电路共地作充电。而当输出栅极驱动信号VOUT 电压电平提升至参考电压电平VREF时，差值比较电路152输出控制信 号VCTL转态为逻辑低态，使得栅极驱动电路151中，晶体管711为截 止状态，晶体管713为导通状态，而使晶体管721为截止状态。此时栅 极驱动电路151停止对被驱动组件153对电路共地作充电，使得输出栅 极驱动信号VOUT不再作变动，而达到箝制输出栅极驱动信号VOUT的 目的，同时亦无箝制时的稳态直流电流。
权利要求
1. 一种有源电压箝制栅极驱动电路，其特征在于，其包含一个差值比较电路，该差值比较电路接收一个基准参考电压以及一个输出栅极控制信号，并据此输出至少一个电压比较信号；以及一个栅极驱动电路，该电路接收一个数据输入信号，以及所述电压比较信号，并输出至少一个栅极驱动信号；其中，当所述输出栅极控制信号与该基准参考电压电平之差等同于一预定值时，该电压比较信号控制该栅极驱动电路关闭，藉以使得输出栅极控制信号电平被箝制于预设电压电平。
2. 如权利要求1所述的有源电压箝制栅极驱动电路，其特征在于 所述差值比较电路还接收 一 个预设电压电平，以判断该输出栅极控制信 号与基准参考电压电平差值是否等同于该预定值。
3. 如权利要求2所述的有源电压箝制栅极驱动电路，其特征在于， 所述4册才及驱动电^各包含一个第一晶体管，该晶体管包含一个第一栅极、 一个第一漏极及一个 第一源极，该第一栅极接收所述数据输入信号，该第一源极耦接至一电 路共地；一个第二晶体管，包含一个第二栅极、一个第二漏极及一个第二源极， 该第二栅极接收所述数据输入信号，该第二源;f及耦接至一电源电压；以 及一个第三晶体管，包含一个第三栅极、一个第三漏极及一个第三源极， 该第三栅极接收所述电压比较信号，该第三源;〖及耦接至该第一漏极，该 第三漏极耦接至该第二漏极，该第三漏极产生所述输出栅极驱动信号。
4. 如权利要求2所述的有源电压箝制栅极驱动电路，其特征在于 所述4册才及驱动电^各包含 一个第四晶体管，包含一个第四栅极、 一第四漏极及一第四源极，该 第四栅极接收所述数据输入信号，该第四源极耦接至一 电路共地；一个第五晶体管，包含一个第五栅极、一个第五漏极及一个第五源极， 该第五栅极接收所述电压比较信号，该第五源极耦接至该电^各共地，该 第五漏极耦接至该第四漏极；一个第六晶体管，包含一个第六栅极、一个第六漏极及一个第六源极，该第六栅极接收所述数据输入信号，该第六源极接至该电路共地，； 一个第七晶体管，包含一个第七栅极、一个第七漏极及一个第七源极，该第七栅极接收所述数据输入信号，源极接至一个电源电压；一个第八晶体管，包含一个第八栅极、一个第八漏极及一个第八源极，该第八栅极接收所述电压比较信号，该第八源极耦接至该第七漏极晶体管栅极，该第八漏极耦接至该第四漏极；一个第九晶体管，包含一个第九栅极、 一个第九漏极及一个第九源极，该第九栅极耦接至该第七漏极，该第九源极接至该电源电压，该第九漏极输出所述输出栅极驱动信号；以及一个第十晶体管，包含一个第十栅极、一个第十漏极及一个第十源极，该第十栅极耦接至该第四漏极，该第十源极接至该电路共地，该第十漏 极耦接至该第九漏极。
5.如权利要求2所述的有源电压箝制栅极驱动电路，其特征在于 所述4册一及驱动电^各包含一个第十一晶体管，包含一个第十一栅极、 一个第十一漏极及一个第 十一源极，该第十一栅极接收所述数据输入信号，该第十一源极接至一 电^各共;也；一个第十二晶体管，包含一个第十二栅极、 一个第十二漏极及一个第 十二源极，该第十二栅极接收所述数据输入信号，该第十二源极接至一 电源电压； 一个第十三晶体管，包含一个第十三栅极、 一个第十三漏极及一个第 十三源极，该第十三栅极接收所述电压比较信号，该第十三源极接至电 源电压，该第十三漏极耦接至第十二漏极；一个第十四晶体管，包含一个第十四;f册极、 一个第十四漏才及及一个第 十四源极，该第十四栅极接收所述数据输入信号，该第十四源极接至该电源电压，该第十四漏极接至第十一漏极；一个第十五晶体管，包含一个第十五栅极、 一个第十五漏极及一个第 十五源极，该第十五栅极接收所述电压比较信号，该第十五源极耦接至 该第十一漏极，该第十五漏极耦接至该第十二漏才及；一个第十六晶体管，包含一个第十六栅极、 一个第十六漏极及一个第 十六源极，该第十六栅极耦接至该第十三漏极，该第十六源极接至该电 源电压，该第十六漏极输出所述输出栅极驱动信号；以及一个第十七晶体管，包含一个第十七栅极、 一个第十七漏极及一个第 十七源极，该第十七栅极耦接至第十一漏极，该第十七源才及接至该电路 共地，该第十七漏极耦接至该第十六漏极。
6. 如权利要求2所述的有源电压箝制栅极驱动电路，其特征在于 所述差值比较电路包含一个差值放大电路，依据所述电源电压，以及所述输出4册极驱动信号， 产生一个电压差值信号；一电平比较电路，依据预设参考电平，以及所述电压差值信号，产生 所述栅极驱动电路的控制信号。
7. 如权利要求6所述的有源电压箝制栅极驱动电路，其特征在于 所述差值放大电路包含一个第十八晶体管，包含一个第十八栅极、 一个第十八漏极及一个第 十八源极，该第十八栅极接收所述输出栅极驱动信号，该第十八源极接 至 一 电源电压，该第十八漏才及耦接至该电平比4交电i 各。
8. 如权利要求7所述的有源电压箝制栅极驱动电路，其特征在于 所述电平比较电路包含一个第一参考电流源，连接于一个电路共地；一个第一参考电阻，连接于该电源电压，以及所述第一参考电流源， 以产生该预设电压电平；一个第十九晶体管，包含一个第十九栅极、 一个第十九漏极及一个第 十九源极，该第十九源极接至一电路共地，该第十九漏极耦接至该第十 八漏极；一个第二十晶体管，包含一个第二十栅极、 一个第二十漏极及一个第 二十源极，该第二十栅极接至所述第 一参考电流源与所述第 一参考电阻 耦接处，该第二十源极接至该电源电压；一个第二十一晶体管，包含一个第二十一栅极、 一个第二十一漏极及 一个第二十一源极，该第二十一栅极与该第二十一漏极及该第十九栅极 耦接，该第二十一漏极耦接至第二十漏极，该第二十一源4及接至电路共 地；一个第一电压比较器，包含一第一正端、一第一负端及一第一输出端， 该第一正端及该第一负端分别耦接至所述第十九^f极及该第十八漏极的 一，该第一输出端输出所述电压比较信号。
9. 如权利要求6所述的有源电压箝制栅极驱动电路，其特征在于 所述差值放大电路包含一个第二十二晶体管，包含一个第二十二栅极、 一个第二十二漏极及 一个第二十二源极，该第二十二栅极接收所述输出栅极驱动信号，该第 二十二源极接至 一 电路共地，该第二十二漏极耦*接至该电平比4交电路。
10. 如权利要求9所述的有源电压箝制栅极驱动电路，其特征在于 所述电平比较电路包含 一个第二参考电流源，连接于一电源电压；一个第二参考电阻，连接于该电路共地，以及所述第二参考电流源，以产生该预设电压电平；一个第二十三晶体管，包含一个第二十三栅极、 一个第二十三漏极及 一第二十三源极，该第二十三源极接至该电压电源，该第二十三漏极耦接至该第二十二漏极；一个第二十四晶体管，包含一个第二十四栅极、 一个第二十四漏极及 一第二十四源极，该第二十四栅极与该第二十四漏极及该第二十三栅极耦接，该第二十四源极接至该电压电源；一个第二十五晶体管，包含一个第二十五栅极、 一个第二十五漏极及 一第二十五源极，该第二十五栅极接至所述第二参考电流源与第二参考 电阻连接处，该第二十五源极接至该电路共地，该第二十五漏极耦接至该第二十四漏极；以及一个第二电压比较器，包含一个第二正端、 一个第二负端及一个第二 输出端，该第二正端及该第二负端分别耦接至所述第二十四4册极及所述 第二十二漏极的一，该第二输出端输出所述电压比较信号。
11. 一种有源电压箝制栅极驱动电路，其特征在于，其包含 一个差值比较电路，接收一个基准参考电压、 一个预设电压电平以及一个输出栅极控制信号，并据此输出至少一个电压比较信号；以及一个栅极驱动电路，接收一个数据输入信号，以及所述电压比较信号，并输出至少 一 个栅极驱动信号；其中，该栅极驱动电路根据该电压比较信号进行导通或截止状态的切换，使得输出栅极控制信号电平被箝制于预设电压电平。
12. 如权利要求11所述的有源电压箝制栅极驱动电路，其特征在于 该预设电压电平是基于一个电源电压、 一个电路共地或该有源电压箝制 栅极驱动电路所驱动的晶体管的源/漏极所产生。
13.如权利要求11所述的有源电压箝制栅极驱动电路，其特征在于 所述差值比较电路包含一个差值放大电路，依据所述电源电压，以及所述输出栅极驱动信号， 产生一个电压差值信号；一个电平比较电路，依据预设参考电平，以及所述电压差值信号，产 生该栅极驱动电路的控制信号。
全文摘要
一种有源电压箝制栅极驱动电路。该有源电压箝制栅极驱动电路包含差值比较电路，其接收一基准参考电压、输出栅极驱动信号、一预设电压电平，并输出至少一电压比较信号；以及一栅极驱动电路，其接收一数据输入信号、上述电压比较信号，并输出至少一栅极驱动信号；该电压比较信号控制栅极驱动电路，当输出栅极控制信号与基准参考电压电平差值等同于预设电压电平时，使得该栅极驱动电路关闭，藉以使输出栅极控制信号电平被箝制于预设电压电平，同时使得栅极驱动电路于此状态下不输出稳态直流电流。
文档编号H03G11/00GK101364797SQ20071014359
公开日2009年2月11日 申请日期2007年8月10日 优先权日2007年8月10日
发明者丁明强 申请人:尼克森微电子股份有限公司