专利名称：：无线接收解码芯片判断毛刺的电路的制作方法
技术领域：
：本实用新型涉及一种毛刺的判断电路，尤其涉及用于无线接收解码芯片中毛刺干扰信号的判断电路。
背景技术：
：在现实生活当中，不同的工作环境下存在着各种不同的噪声。对于解码芯片来说更是如此，存在各种电磁波以及各种电子噪声等的干扰。这些干扰信号在解码芯片中的体现就是一个个高电平宽度不规则的毛刺。这些毛刺的存在一方面会影响解码芯片的解码效率，同时也影响数据的正确的传送及接收。现有的无线接收解码芯片虑毛刺的方法近乎都是在信号接收后用D触发器进行延时处理，从而达到滤毛刺整形的作用。然而这种方法只能笼统的处理很少一部分毛刺。而不能针对接收信号的高电平宽度来判断是不是毛刺，灵活度不够，且虑毛刺范围很窄。
实用新型内容本实用新型的主要目的本实用新型的目的就是要解决上述技术问题，用硬件电路设计了一种新型的毛刺判断电路，可以很方便的按照接收信号高电平宽度来判断是不是毛刺，从而可以进一歩作相应的处理。为实现上述实用新型目的，本实用新型采取如下技术方案一种无线接收解码芯片判断毛刺的电路，其特征在于该电路包括计算高电平宽度模块，控制逻辑模块以及由计数器组成的设置低电平宽度容限模块；所述计算高电平宽度模块用于计算输入信号高电平的宽度，并将计算的结果输出给所述的控制逻辑模块，所述控制逻辑模块根据接收信号高电平宽度，经逻辑运算后输出控制信号给所述设置低电平宽度容限模块，以控制该设置低电平宽度容限模块计数器的进制而设置出低电平宽度的容限；且所述设置低电平宽度容限模块在输入信号变为低电平时开始计数至计满后产生一用来判断是否是毛刺的溢出信号。所述计算高电平宽度模块由计数器构成，该等计数器由触发器组成。所述计算高电平宽度模块由M进制计数器构成，M由最大的毛刺宽度决定。所述控制逻辑模块由逻辑门组合而成，且其输入信号是所述计算高电平宽度模块输出值的直接连接或经逻辑组合后的连接。所述设置低电平宽度容限模块由N进制计数器构成，该计数器由可清零置一的触发器组成，且1《N《M。综上所述，本实用新型无线接收解码芯片判断毛刺的电路是按照接收信号的高电平的宽度，将输入信号通过计算高电平宽度模块，逻辑控制模块，以及设置低电平宽度容限模块的逻辑计数及控制，给接收信号的高电平宽度设置一个低电平宽度的容限，若低电平宽度大于预设定的值，则数值控制信号为一毛剌(即干扰信号)，该系统便可通知其他电路作相应的消除该干扰信号等的处理。反之，若输出控制信号为低，则认为是一正常的接收信号。相对于现有技术，本实用新型无线接收解码芯片判断毛剌的电路的优点在于，其判断电路结构可以根据实际应用灵活设置，可以很方便的判断出毛刺；且可靠性高，判断毛刺的范围宽。图1为本实用新型无线接收解码芯片中判断毛刺的电路原理图2为图1中计算高电平宽度模块的电路结构图3为图1中控制逻辑模块的电路结构图4为图1中设置低电平宽度容限模块的电路结构图5为本实用新型应用于无线接收解码芯片中的系统模块图6为本实用新型无线接收解码芯片中判断毛刺的电路结构图。具体实施方式如图，1所示，本实用新型无线接收解码芯片判断毛剌的电路包括计算高电平宽度模块，控制逻辑模块以及设置低电平宽度容限模块；按照接收信号的高电平的宽度，将输入信号通过计算高电平宽度模块，逻辑控制模块，以及设置低电平宽度容限模块的逻辑计数及控制，给接收信号的高电平宽度设置一个低电平宽度的容限，若低电平宽度大于预设定的值，则数值控制信号为一毛剌(即干扰信号)，该系统便可通知其他电路作相应的消除该干扰信号等的处理。反之，若输出控制信号为低，则认为是一正常的接收信号。具体来说，当输入信号signal是高电平时，经过逻辑控制后，使得时钟CLKl-系统时钟CLK，而时钟CLK2关闭。此时计算高电平宽度模块开始计算输入信号signal高电平的宽度；当输入信号signal变为低电平时，计算高电平宽度模块的输出值(^1(^03...(^1会依据计数结果有相应的值，这些值将被输入给控制逻辑模块，在控制逻辑模块里，根据不同的需求，给出相应的控制信号给设置低电平宽度容限模块，这些信号是用来设置计数器的进制，这样就起到了一个设定容限的作用。当输入信号signal变为低电平时，时钟CLK1会关闭，而时钟CLK2:系统时钟CLK，此时设置低电平宽度容限模块开始计数。直到计满后，会产生一个溢出信号control—signal,当溢出时control—signal-l时，说明前面接收的高电平是一个毛刺干扰信号；当control—signal=0时，说明没有溢出，信号接收正常。当下一个高电平来临时，reset一及CLR会对本方案中的计数器进行复位清0，开始新一轮的判断。假设输入信号signal高电平宽度=4个系统时钟周期，则计算高电平宽度模块的输出值Ql=0,Q2=0,Q3=l,Q4=...=Qm=0.令ENl=Ql,EN2=Q2，EN3=Q3,ENn=Qn,那么设置的低电平容限=4个系统时钟周期。各个模块具体电路及说明如下(一)、计算高电平宽度模块如图2示，该计算高电平宽度模块由M进制计数器构成，该每一计数器由D触发器组成。M由最大的毛剌宽度决定。时钟CLK1是其计数的时钟源，输出信号是QlQ2Q3…Qm。当输入信号是高电平时，这个模块开始计算高电平的宽度，计数的结果给控制逻辑模块。(二)、控制逻辑模块如图3示，该控制逻辑模块由与门和或门等逻辑门组合而成。输入信号是EN,EN1,EN2,EN3,ENn，reset—,signal—,输出信号是set—1,set—2,set—n，clr—1,clr一2，clr一n，这些信号控制正是用来设置毛刺低电平宽度容限。每次有高电平来临时都会有clr—l=dr_2=...=dr—n=0，对设置低电平宽度容限模块中的计数器清0，当CLR=1或ENn=l时对set—n清0，对设置低电平宽度容限模块中的计数器置1。￡>^1~￡!111可以是(5102(^3...(^1直接连接，也可以是QlQ2Q3…Qm经过组合逻辑控制。这样可根据需求随意设定高电平范围。例如EN1=Q1和ENl=QlandQ2andQ3。当输入信号是高电平时signal—=0，若EN1-Q1，当Ql=l时，根据图3结构有clr—l=l,set—1=0，此时clr—l=l，set—1=0就对后面的N进制计数器进行进制调整。当输入信号是低电平时signall，此时clr_l=l，Set—l=l，不再对N进制计数器进行进制调整，保持先前的状态。(三)、设置低电平宽度容限模块如图4示，该低电平宽度容限模块的实现原理是通过调整计数器的进制，从而设置低电平宽度容限。该设置低电平宽度容限模块由N进制可清0置1计数器组成，计数器由可清0置1的D触发器实现，且其中1《N《M;输入信号有CLK2,set—1,set—2,set—n,clr—1,clr—2,dr—n输出信号是control—signal,每次有新的高电平来临，计数器由clr—l,clr—2,clr—n复位清0;只有当set—1,set—2,set—n有效时(低电平有效)，才给D触发器的Q端置l，Q_端置0。给0_端置0后，计数器就相当于增加了一个进制。例如当set_l=set—2=0时，此N进制计数器就是3进制计数器；当set_l=1，set—2=1，set—3=0时，则N进制计数器就变为4进制计数器；当set_l=set—2=...=Set_n=0时，是2n-1进制计数器。依据不同的控制信号可以设置不同进制的计数器。当计数器计满时会有一个溢出信号control—signal，从而相当于设置了不同的溢出容限，这个容限=当前进制数*系统时钟周期。溢出时control—signal=l。当control—signal=l时，说明前面接收的高电平是一个毛刺；当control—signal-0时，说明信号接收正常。实现本实用新型的最好方式是将其应用于无线接收解码芯片电路中。无线接收解码芯片系统模块图如图5所示，假设解码芯片采用连续解三帧才能正常解码的方法，在连续接收两帧码后，第三帧码出现干扰毛剌，倘若此时不采用本文设计的方法，即不对毛刺加以判断，则不能进行相应的处理，那么会导致这一帧信号接收错误，导致必须重新解三帧码的结果；而若此时采用本实用新型的设计方案，因为判断出这个干扰毛刺，则可以把第三帧码忽略，重新等待接收第四帧码，只要第四帧码和前面一二两帧一致，则就可正常解码，这样明显提高了解码的效率。本方案可以很灵活的设定低电平判断容限，只需增加相应的计数器级数即可。也可以很灵活的设定所需要判断的高电平范围，只需用组合逻辑电路灵活的设置ENn与Qn之间的关系。图6为本实用新型较佳实施方式的电路结构图，如图示，取M=4，N=3，ENl=Q2andQ3—and(Q3norQ4),EN2=EN=Q3norQ4，and是逻辑与，nor是逻辑或非。可以判断的最大高电平宽度是15个时钟周期，若想增大这个范围，可以增加D触发器的级数。设定的高电平宽度与低电平宽度对应如下表:<table>tableseeoriginaldocumentpage7</column></row><table>对照上表，当接收信号后，若高电平宽度是2个时钟周期，则低电平容限是2个时钟周期，超过这个容限后，2进制计数器就会溢出。本实用新型的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本实用新型的教示及揭示而作种种不背离本实用新型精神的替换及修饰，因此，本实用新型保护范围应不限于实施例所揭示的内容，而应包括各种不背离本实用新型的替换及修饰，并为本专利申请权利要求所涵盖。权利要求1.一种无线接收解码芯片判断毛刺的电路，其特征在于该电路包括计算高电平宽度模块，控制逻辑模块以及由计数器组成的设置低电平宽度容限模块；所述计算高电平宽度模块用于计算输入信号高电平的宽度，并将计算的结果输出给所述的控制逻辑模块，所述控制逻辑模块根据接收信号高电平宽度，经逻辑运算后输出控制信号给所述设置低电平宽度容限模块，以控制该设置低电平宽度容限模块计数器的进制而设置出低电平宽度的容限；且所述设置低电平宽度容限模块在输入信号变为低电平时开始计数至计满后产生一用来判断是否是毛刺的溢出信号。2.如权利要求l所述的无线接收解码芯片判断毛刺的电路，其特征在于所述计算高电平宽度模块由计数器构成，该等计数器由触发器组成。3.如权利要求2所述的无线接收解码芯片判断毛剌的电路，其特征在于所述计算高电平宽度模块由M进制计数器构成，M由最大的毛刺宽度决定。4.如权利要求l所述的无线接收解码芯片判断毛刺的电路，其特征在于所述控制逻辑模块由逻辑门组合而成，且其输入信号是所述计算高电平宽度模块输出值的直接连接或经逻辑组合后的连接。5.如权利要求3所述的无线接收解码芯片判断毛刺的电路，其特征在于所述设置低电平宽度容限模块由N进制计数器构成，该计数器由可清零置一的触发器组成，且1《N《M。专利摘要本实用新型揭示一种无线接收解码芯片判断毛刺的电路，该电路包括计算高电平宽度模块，控制逻辑模块以及设置低电平宽度容限模块；当输入信号为高电平时，计算高电平宽度模块开始计算输入信号高电平的宽度，并根据计数结果输出相应的值给控制逻辑模块；控制逻辑模块经过逻辑运算后输出相应的控制信号给设置低电平宽度容限模块来调整其计数器的进制，进而设置低电平宽度容限；当输入信号变为低电平时，设置低电平宽度容限模块开始计数直至计满后，产生一溢出信号，并根据该溢出信号判断输出信号是否为毛刺。本实用新型判断毛刺的电路方便灵活，且可判断的毛刺范围较宽。文档编号H03K5/1252GK201388187SQ200820180049公开日2010年1月20日申请日期2008年11月26日优先权日2008年11月26日发明者张周平,猛江,江石根申请人:苏州市华芯微电子有限公司