无毛刺时钟切换电路的制作方法
【专利摘要】本发明公开了一种无毛刺时钟切换电路，包括：一第一时钟同步电路，一第二时钟同步电路，一或门，一异步复位产生电路；通过在现有的无毛刺时钟切换电路的基础上，引入了可以被关断的那个输入时钟的使能信号，通过这个使能信号以及时钟选择信号的切换动作，来异步复位属于那两个可以被关断的输入时钟时钟域的D触发器。本发明能保证在两个输入时钟的其中一个运行一段时间后被关断的情况下，依旧能够正常工作；使得输出时钟在两个异步的输入时钟间切换，并且没有毛刺。
【专利说明】无毛刺时钟切换电路【技术领域】
[0001] 本发明涉及一种无毛刺时钟切换电路。
【背景技术】
[0002]输出时钟在两个异步的输入时钟间切换是SOC (片上系统)设计中所经常需要实现的功能。而这样的切换需要特殊处理，不然在切换时，会在输出时钟上产生毛刺，从而影响后续逻辑电路的正常工作。参见图1，现有的无毛刺时钟切换电路采用两个输入时钟域和两路时钟同步电路，每个时钟同步电路采用其中一个输入时钟域，且每路时钟同步电路采用两个串联连接的D触发器，在时钟选择信号SELECT的控制下分别对所述两个时钟域进行同步，从而保证了切换时输出时钟无毛刺产生。但这种无毛刺时钟切换电路有一个缺陷，那就是，当输出时钟对应的那路输入时钟在运行过程中被关断之后，就无法再切换了。这是由于该电路结构要求切换信号(即时钟选择信号SELECT)必须在两个时钟域都进行同步，但同步需要输入时钟，而此时一路时钟同步电路的输入时钟被关断了，所以切换信号无法同步，无毛刺时钟切换电路也就无法再切换了。
[0003]结合图1所示，具体来讲，为方便说明，不失一般性地做如下假设:
[0004]1、假设时钟选择信号SELECT为O时，输出时钟OUTCLK选择第一输入时钟信号CLKO ;当时钟选择信号SELECT为I时，输出时钟OUTCLK选择第二输入时钟信号CLKl。
[0005]2、假设第二输入时钟CLKl是可能在运行中被关断的那个输入时钟。
[0006]则以下情况，现有的无毛刺时钟切换电路无法正常工作:
[0007]第一步，时钟选择信号SELECT设为1，即输出时钟OUTCLK选择第二输入时钟CLKl作为输出时钟信号。
[0008]第二步，经过一段时间后第二输入时钟CLKl被关断。
[0009]第三步，时钟选择信号SELECT变为0，即使想要把输出时钟OUTCLK切换成第一输入时钟CLK0，这时现有的无毛刺时钟切换电路无法切换成功。
[0010]这是由于第二输入时钟CLKl工作一段时间后，该路时钟同步电路中第二 D触发器的QB端(反相输出端)的信号QB2变为O ;而第二输入时钟CLKl停了之后，由于没有时钟，该路时钟同步电路中的两个D触发器的输出端Q无法从数据输入D采集数据信号，所以即使时钟选择信号SELECT变为0，第二 D触发器的QB端的信号QB2也无法变成I。结果就是第一输入时钟CLKO所在的时钟同步电路中第二与门的输出信号AD2 —直为O,从而使该路时钟同步电路中第四D触发器输出端Q的输出信号Q4就一直为0，于是输出时钟OUTCLK就一直为O。
【发明内容】
[0011]本发明要解决的技术问题是提供一种无毛刺时钟切换电路，可以使得输出时钟在两个异步的输入时钟间切换，并且没有毛刺。
[0012]为解决上述技术问题，本发明的无毛刺时钟切换电路，包括:[0013]—第一时钟同步电路,其包括第一与门，第一 D触发器,第二 D触发器,第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一 D触发器的数据输入端D相连接；所述第一 D触发器的输出端Q与第二 D触发器的数据输入端D相连接；所述第二D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一 D触发器和第二 D触发器的时钟输入端，以及所述第三与门的另一输入端；
[0014]一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端；
[0015]—或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK ;其特征在于，还包括:
[0016]—异步复位产生电路，其包括:一第五D触发器,一第二反相器,一第五与门，一第三反相器，一第六与门，一第六D触发器；所述时钟选择信号分别输入到第五D触发器的数据输入端D和第二反相器的输入端；所述第二反相器的输出端与第五与门的一输入端相连接，所述第五D触发器的输出端Q与第五与门的另一输出端相连接；所述第二输入时钟信号的使能信号输入至第三反相器的输入端，第三反相器的输出端与第六与门的一输入端相连接，第五与门的输出端与第六与门的另一输入端相连接；第六与门的输出端与第六D触发器的数据输入端D相连接；第一输入时钟信号分别输入到所述第五D触发器和第六D触发器的时钟输入端；第六D触发器的输出端Q分别与第一 D触发器的异步复位端R和第二 D触发器的异步复位端R相连接；第六D触发器输出端Q的输出信号作为脉冲复位信号控制第一 D触发器和第二 D触发器的复位。
[0017]本发明是一个异步时钟切换电路，它可以使得输出时钟在两个异步的输入时钟之间切换，并且没有毛刺。
[0018]本发明在现有的无毛刺时钟切换电路的基础上，引入了可以被关断的那个输入时钟的使能信号，通过这个使能信号以及时钟选择信号的切换动作，来异步复位属于那两个可以被关断的输入时钟时钟域的D触发器，从而保证了本发明在两个输入时钟的其中一个运行一段时间后被关断的情况下，依旧能够正常工作。
【专利附图】
【附图说明】
[0019]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0020]图1是现有的无毛刺时钟切换电路原理框图；
[0021]图2是改进的无毛刺时钟切换电路原理框图。
【具体实施方式】
[0022]参见图2所示,在下面的实施例中所述改进的无毛刺时钟切换电路是在图1所示现有的无毛刺时钟切换电路基础上增加了一异步复位产生电路，能使输出时钟在两个异步的输入时钟之间进行无毛刺切换，而且，即使在其中一个输入时钟运行一段时间后被关断，依旧能够正常工作。其包括:
[0023]第一时钟同步电路，包括第一与门ANDl，第一 D触发器DCFl，第二 D触发器DCF2，第三与门AND3 ;所述第一与门ANDl的一输入端输入时钟选择信号SELECT，其输出端与所述第一 D触发器DCFl的数据输入端D相连接；所述第一 D触发器DCFl的输出端Q与第二 D触发器DCF2的数据输入端D相连接。所述第二 D触发器DCF2的输出端Q与第三与门AND3的一输入端相连接。一第二输入时钟信号CLKl分别输入到所述第一 D触发器DCFl和第二D触发器DCF2的时钟输入端，以及所述第三与门AND3的另一输入端。
[0024]第二时钟同步电路，包括第一反相器FM1，第二与门AND2，第三D触发器DCF3，第四D触发器DCF4，第四与门AND4 ;所述时钟选择信号SELECT经第一反相器FMl反相后输入到所述第二与门AND2的一输入端；该第二与门的另一输入端与所述第一时钟同步电路中的第二 D触发器的QB端相连接；所述第二与门AND2的输出端与所述第三D触发器DCF3的数据输入端D相连接；所述第三D触发器DCFl的输出端Q与第四D触发器DCF4的数据输入端D相连接；第四D触发器DCF4的反相输出端QB与所述第一时钟同步电路中第一与门ANDl的另一输入端相连接。所述第四D触发器DCF4的输出端Q与第四与门AND4的一输入端相连接。一第一输入时钟信号CLKO分别输入到所述第三D触发器DCF3和第四D触发器DCF4的时钟输入端，以及所述第四与门AND4的另一输入端。
[0025]—或门0R1,其一输入端与第三与门AND3的输出端相连接，另一输入端与第四与门AND4的输出端相连接；其输出为输出时钟0UTCLK。
[0026]一异步复位产生电路，包括一边沿检测电路和一判断逻辑电路。
[0027]所述边沿检测电路，用于检测输入的时钟选择信号SELECT从选择第二输入时钟信号CLKl切换到选择第一输入时钟信号CLKO的边沿。例如，如果时钟选择信号SELECT为O，表示输出时钟OUTCLK选择第一输入时钟信号CLKO ;如果时钟选择信号SELECT为1，表示输出时钟OUTCLK选择第二输入时钟信号CLK1，那么该边沿检测电路就检测时钟选择信号SELECT从I到O的变换。
[0028]具体包括:一第五D触发器DCF5, —第二反相器FM2, —第五与门AND5。所述时钟选择信号SELECT分别输入到第五D触发器DCF5的数据输入端D和第二反相器FM2的输入端。所述第二反相器FM2的输出端与第五与门AND5的一输入端相连接，所述第五D触发器DCF5的输出端Q与第五与门AND5的另一输出端相连接。第一输入时钟信号CLKO输入到所述第五D触发器DCF5的时钟输入端。
[0029]所述判断逻辑电路，用于当所述的边沿检测电路检测到时钟选择信号SELECT从选择第二输入时钟信号CLKl切换到选择第一输入时钟信号CLKO的边沿时，判断输入的第二输入时钟信号CLKl的使能信号CLK1_EN，如果使能信号CLKlEN此时表示的是第二输入时钟信号CLKl被关掉，那么就产生一个脉冲复位信号Q6。具体包括:一第三反相器FM3，一第六与门AND6，一第六D触发器DCF6。
[0030]所述第二输入时钟信号CLKl的使能信号CLK1_EN输入至第三反相器FM3的输入端，第三反相器FM3的输出端与第六与门AND6的一输入端相连接,第五与门AND5的输出端与第六与门AND6的另一输入端相连接。第六与门AND6的输出端与第六D触发器DCF6的数据输入端D相连接。第一输入时钟信号CLKO输入到所述第五D触发器DCF5和第六D触发器DCF6的时钟输入端。第六D触发器DCF6的输出端Q分别与第一 D触发器DCFl的异步复位端R和第二 D触发器DCF2的异步复位端R相连接。第六D触发器DCF6输出端Q的输出信号Q6作为复位信号控制第一 D触发器DCFl和第二 D触发器DCF2的复位。
[0031]同样，为方便说明，不失一般性地做如下假设:
[0032]1、假设时钟选择信号SELECT为O时，输出时钟OUTCLK选择第一输入时钟信号CLK0，而当时钟选择信号SELECT为I时，输出时钟OUTCLK选择第二输入时钟信号CLK1。
[0033]2、假设第二输入时钟信号CLKl是可能在运行中被关断的那个输入时钟。
[0034]3、假设第二输入时钟信号CLKl的使能信号CLK1_EN为O时，第二输入时钟信号CLKl时钟被关断。
[0035]图2所示无毛刺时钟切换电路的工作原理如下:
[0036]引入第二输入时钟信号CLKl的使能信号CLK1_EN，在时钟选择信号SELECT由I变为O时，判断第二输入时钟信号CLKl是否存在，如果不存在就产生一个脉冲复位信号Q6去复位现有无毛刺时钟切换电路中的第一 D触发器DCFl和第二 D触发器DCF2。只要这两个D触发器的异步复位端R的信号为0，那么复位后第二 D触发器DCF2的QB端的信号QB就变为I 了，从而第二与门AND2的输出信号AD2，和第四D触发器DCF4输出端Q的输出信号Q4就都能变为1，第一输入时钟信号CLKO也就能传到或门ORl的输出端作为输出时钟OUTCLK了。具体的功能实现如下:
[0037]判断时钟选择信号SELECT由I变为0，这是通过第五D触发器DCF5把时钟选择信号SELECT存一拍，然后通过第二非门FM2和第五与门AND5来实现；其逻辑就是当上一拍的时钟选择信号SELECT为1，当前时刻的时钟选择信号SELECT为0，那么第五与门AND5就输出I。
[0038]在时钟选择信号SELECT由I变为O时，判断第二输入时钟信号CLKl是否存在，是通过第三非门FM3和第六与门AND6实现的；其逻辑就是，由于第五与门AND5输出I时表示时钟选择信号SELECT由I变为0，那么此时当使能信号CLK1_EN为O时，就在第六与门AND6的输出端产生高电平信号。为了防止寄存器异步复位端(即第一 D触发器DCFl和第二 D触发器DCF2的R端)的产生毛刺，于是把第六与门AND6的输出端连接到第六D触发器DCF6的数据输入端D,从而把组合电路的输出信号,变成D触发器的输出。
[0039]最后把第六D触发器DCF6的输出的脉冲复位信号Q6输入到第一 D触发器DCFl和第二 D触发器DCF2的异步复位端R，并且当脉冲复位信号Q6为O时进行复位。
[0040]现有的无毛刺时钟切换电路当输出时钟选择的那个输入时钟在运行一段时间后停止的情况下，会发生无法切换到另一输入时钟的情况。本发明在现有的无毛刺时钟切换电路的基础上，添加了一部分简单控制逻辑，能使输出时钟在两个异步的输入时钟之间进行无毛刺切换，而且，即使在其中一个输入时钟运行一段时间后被关断，依旧能够正常工作。
[0041]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种无毛刺时钟切换电路，包括: 一第一时钟同步电路，其包括第一与门，第一 D触发器,第二 D触发器,第三与门；所述第一与门的一输入端输入时钟选择信号，其输出端与所述第一 D触发器的数据输入端D相连接；所述第一 D触发器的输出端Q与第二 D触发器的数据输入端D相连接；所述第二 D触发器的输出端Q与第三与门的一输入端相连接；一第二输入时钟信号分别输入到所述第一D触发器和第二 D触发器的时钟输入端，以及所述第三与门的另一输入端； 一第二时钟同步电路，其包括第一反相器，第二与门，第三D触发器，第四D触发器，第四与门；所述时钟选择信号经第一反相器反相后输入到所述第二与门的一输入端，该第二与门的另一输入端与所述第一时钟同步电路中的第二D触发器的QB端相连接；所述第二与门的输出端与所述第三D触发器的数据输入端D相连接；所述第三D触发器的输出端Q与第四D触发器的数据输入端D相连接；第四D触发器的反相输出端QB端与所述第一与门的另一输入端相连接；所述第四D触发器的输出端Q与第四与门的一输入端相连接；一第一输入时钟信号分别输入到所述第三D触发器和第四D触发器的时钟输入端，以及所述第四与门的另一输入端； 一或门，其一输入端与第三与门的输出端相连接，另一输入端与第四与门的输出端相连接；其输出为输出时钟OUTCLK ;其特征在于，还包括: 一异步复位产生电路，其包括:一第五D触发器,一第二反相器,一第五与门，一第三反相器，一第六与门，一第六D触发器；所述时钟选择信号分别输入到第五D触发器的数据输入端D和第二反相器的输入端；所述第二反相器的输出端与第五与门的一输入端相连接，所述第五D触发器的输出端Q与第五与门的另一输出端相连接；所述第二输入时钟信号的使能信号输入至第三反相器的输入端，第三反相器的输出端与第六与门的一输入端相连接，第五与门的输出端与第六与门的另一输入端相连接；第六与门的输出端与第六D触发器的数据输入端D相连接；第一输入时钟信号分别输入到所述第五D触发器和第六D触发器的时钟输入端；第六D触发器的输出端Q分别与第一 D触发器的异步复位端R和第二 D触发器的异步复位端R相连接；第六D触发器输出端Q的输出信号作为脉冲复位信号控制第一 D触发器和第二 D触发器的复位。
2.如权利要求1所述的无毛刺时钟切换电路，其特征在于:所述异步复位产生电路检测时钟选择信号从选择第二输入时钟信号切换到选择第一输入时钟信号的信号跳变边沿。
3.如权利要求2所述的无毛刺时钟切换电路，其特征在于:当检测到时钟选择信号从选择第二输入时钟信号切换到选择第一输入时钟信号的信号跳变边沿时，如果第二输入时钟信号的使能信号此时表示的是第二输入时钟信号被关掉，那么所述异步复位产生电路就产生一个脉冲复位信号，对第一时钟同步电路中的第一 D触发器和第二 D触发器进行复位。
【文档编号】G06F1/08GK103631318SQ201210296881
【公开日】2014年3月12日 申请日期:2012年8月20日 优先权日:2012年8月20日
【发明者】王吉健 申请人:上海华虹集成电路有限责任公司