一种多选一无毛刺时钟切换电路的制作方法
【专利摘要】一种多选一无毛刺时钟切换电路，可以完成多个时钟的无毛刺切换功能。该电路使用基本时钟门控单元堆叠实现多时钟切换功能，切换过程中使用保持电路维持输出电平。该时钟切换电路接收多个具有不同的频率和相位的时钟输入，产生与某个输入时钟同相位的时钟，并且时钟切换过程中不产生毛刺。该电路由基本的时钟门控单元堆叠而成，并且当输入时钟个数大于等于6时较传统时钟切换电路使用更少的资源。
【专利说明】—种多选一无毛刺时钟切换电路
【技术领域】
[0001]本发明涉及一种时钟切换电路。
【背景技术】
[0002]随着集成电路的发展，在单一芯片中使用的时钟频率越来越多，很多情况下需要在系统运行过程中完成工作时钟的切换。简单的使用MUX (多路选择开关)即可实现时钟的切换，其波形示意图如图1所示，其中CLKO与CLKl是两路输入时钟，SEL是时钟选择信号，OUTCLK为输出时钟。由于CLK0、CLK1与SEL不具有任何相关性，即时钟切换可能发生在任何时刻，当两路时钟在不当的时机切换时，输出时钟便产生毛刺。这些毛刺可能错误的触发系统中某些或全部触发器，因此是十分危险的。
[0003]为了避免时钟切换时产生毛刺，必须实现选通信号与时钟的同步化，并对时钟切换过程进行控制。按照如下过程进行时钟切换可以避免毛刺的产生:
[0004]1、当原时钟出现下降沿(或上升沿)时将原时钟关断；
[0005]2、时钟总线空闲时保持时钟线为固定电平；
[0006]3、在目标时钟的下降沿(或上升沿)到来后将新时钟打开；
[0007]使用D触发器实现选通信号与时钟的同步化，同时引入反馈检测机制对切换过程的控制，可以实现图2所示为一种典型的无毛刺时钟切换电路，其中包括非门201，与门202、203、204、205，或门206，D触发器207、208，其时钟切换过程的波形如图3所示。可以看出，电路在原时钟(CLKO)的下降沿D触发器208通过与门205将时钟关断，在目标时钟(CLKl)的下降沿D触发器207通过与门204将时钟打开，完成时钟的无毛刺切换。运用同样的设计思想可以实现3个时钟的切换，如图4所示。
[0008]这种传统的时钟切换电路可以实现时钟的无毛刺切换，但是当时钟较多时，必须增加输入与门的输入个数或者将电路级联，而增加与门输入数会导致电路面积消耗迅速扩大，而级联会引入时序惩罚。
【发明内容】
[0009]本发明的技术解决问题是:克服现有技术的不足，提供了一种多选一无毛刺时钟切换电路，可以在保证多路时钟无毛刺切换的同时，可以占用更少的电路面积资源。
[0010]本发明的技术解决方案是:一种多选一无毛刺时钟切换电路，包括N个相同的时钟门控单元以及一个存储单元，N为需要选择的时钟的路数，其中:
[0011]时钟门控单元:包括一个基本RS触发器，一个二选一开关，一个D触发器，一个或门，和一个高电平使能的三态非门；基本RS触发器的两个输入信号分别为总线状态信号STATE和外部输入的时钟选择信号SEL,时钟信号CLK同时送至二选一开关的第一输入端以及高电平使能的三态非门的输入端，同时时钟信号CLK的反向信号送至二选一开关的第二输入端，二选一开关的输出信号送至D触发器的时钟端，基本RS触发器的输出信号送至D触发器的数据端，D触发器的输出信号送至或门的第一输入端，同时D触发器的输出信号作为高电平使能的三态非门的使能信号；
[0012]存储单元:包括一个低电平使能的三态非门，和一个非门；非门的输入端同时接低电平使能的三态非门的输出端以及各时钟门控单元中高电平使能的三态非门的输出端，非门的输出端接至低电平使能的三态非门的输入端，同时非门的输出端作为多选一无毛刺时钟切换电路的输出端；低电平使能的三态非门的使能端受总线状态信号STATE控制；
[0013]第N个时钟门控单元中的或门的第一输入端接第N个时钟门控单元中的D触发器的输出端，第二输入端接地，输出端接第N-1个时钟门控单元中的或门的第二输入端；第N-1个时钟门控单元中的或门的第一输入端接第N-1个时钟门控单元中D触发器的输出端，输出端接第N-2个时钟门控单元中的或门的第二输入端；以此类推，各时钟门控单元中的或门依次串联，第I个时钟门控单元中的或门的第一输入端接第I个时钟门控单元中的D触发器的输出端，第I个时钟门控单元中的或门的输出信号为STATE信号；
[0014]所述时钟选择信号SEL在某一时刻仅对N路中的一路信号有效而对其余N-1路信号无效。
[0015]本发明与现有技术相比的优点在于:本发明的时钟切换电路使用基本的时钟门控单元构成。该时钟门控单元使用基本RS触发器根据选择信号SEL与时钟总线状态信号STATE产生时钟选通信号并使用D触发器对时钟选通信号进行同步。通过对时钟切换过程的控制，本发明的时钟切换电路在时钟切换时不会产生毛刺。使用基本的时钟门控单元级联可以实现N选I时钟切换电路，所消耗的资源随输入时钟个数线性增长，当输入时钟个数大于等于6时本发明较传统时钟切换电路使用更少的资源。
【专利附图】
【附图说明】
[0016]图1为时钟切换时产生毛刺的机理示意图；
[0017]图2为一种现有的无毛刺时钟切换电路原理图；
[0018]图3为图2所示电路在进行时钟切换时的波形示意图；
[0019]图4为按照图2原理的3选I时钟无毛刺切换电路原理图；
[0020]图5为本发明2选I无毛刺时钟切换电路原理图；
[0021]图6为图5所示电路时钟切换波形示意图；
[0022]图7为本发明中时钟门控单元电路的原理图；
[0023]图8为本发明的多选一无毛刺时钟切换电路原理图。
【具体实施方式】
[0024]为了缓解现有的无毛刺切换电路在时钟路数增加以后引起的电路面积消耗增大以及时序惩罚的问题，本发明提出了一种无毛刺时钟切换电路，与传统的时钟切换电路相t匕，主要不同点有三:
[0025]1、状态产生电路检测时钟总线的控制状态而不是其它时钟的状态；
[0026]2、状态产生电路由组合逻辑变为时序逻辑；
[0027]3、时钟切换电路由同样的时钟门控单元构成，可以通过简单堆叠实现不同个数时钟的切换电路。
[0028]根据上述思路，本发明的二选一无毛刺时钟切换电路如图5所示，其中包括:两个非门501、502，三个三态非门503,504,505,四个与非门506、507、508、509，一个或门510，两个MUX511、512，以及两个D触发器513、514。
[0029]两个三态非门503、504均为高电平使能，而三态非门505为低电平使能。两个D触发器513、514具有复位信号(RES),输出为输入的反相信号。两个MUX511、512可以根据PorN信号使电路可以在下降沿或上升沿完成时钟切换，为方便分析，后面的分析均认为时钟在下降沿完成切换。
[0030]非门501的输入为时钟选择信号SEL，输出为?SEL。两个与非门506、507组成锁存器，接收SEL信号与STATE信号，产生新的状态控制信号SI ;两个与非门508、509同样组成锁存器，接受?SEL信号与STATE信号，产生新的状态控制信号SO。D触发器513为同步触发器，将状态控制信号SI与时钟信号CLKl同步，输出为SI，(与SI反相)；D触发器514为同步触发器，将状态控制信号SO与时钟信号CLKO同步，输出为S0’(与SO反相)。或门510检测状态控制信号S0’和SI’，产生总线状态信号STATE。当STATE为I时CLK’被三态非门503或三态非门504控制；当STATE为O时，三态非门503和三态非门504均没有控制CLK’。三态非门503受SI’控制，三态非门504受S0’控制。非门502输入为CLK’，输出为OUTCLK ;三态非门505输入为0UTCLK，输出为CLK’。当STATE为I时，CLK’由三态非门503或三态非门504控制，三态非门505输出为高阻状态，时钟信号通过非门502输出到OUTCLK上，与CLKO或CLKl同相；当STATE为O时，三态非门503和504输出为高阻状态，三态非门505与非门502组成存储器，将OUTCLK保持为固定电平。
[0031]该电路工作时的波形如图6所示，其工作过程如下:
[0032]1、时刻tQ之前，SEL为0，输出时钟为CLKO，此时各个节点电压为固定值:S0为O、S0’ 为 I ;S1 为 1、S1’ 为 O。
[0033]2、时刻tQ，SEL由O变为1，?SEL由I变为O。由于?SEL为0，SO变为1，SI保持I不变(触发器工作在保持状态)。在CLKO的下降沿到来之前，电路将保持该工作状态。
[0034]3、时刻tpCLKO的下降沿到来。D触发器514将SO锁存，使S0’变为0，三态非门504输出为高阻状态，CLK’被浮空；同时或门510的输出STATE由I变为0，三态非门505导通，和非门502 —起将输出保持为O ;同时，与非门506、507组成的锁存器被触发，将SI变为O。
[0035]4、时刻t2，CLKl的下降沿到来。D触发器513将SI锁存，使SI’变为I，三态非门503导通，CLK’被驱动；同时或门510的输出STATE由O变为I，三态非门505关闭，输出时钟被非门502驱动，完成时钟的切换。
[0036]5、时刻t2之后，电路将持续输出CLKl直到SEL改变。
[0037]由此可以看出，图5中，与非门506、507，MUX511，D触发器513，三态非门503组成了一个相对独立的功能单元，该单元具有时钟门控的功能。基于此，构建图7所示的时钟门控单元，其中包括三态非门701，与非门702、703，或门704，MUX705, D触发器706 ;输入输出端口包括PorN端、RES端、STATE端、SEL端、CLK端、SI端、SO端。三态非门701，与非门702、703，MUX705，D触发器706分别对应图5中的三态非门503，与非门506、507，MUX511，D触发器513。或门704用于实现总线状态的级联检测，前级电路的总线占用状态通过SI端口输入，考虑本级之后的总线占用状态使用SO端输出并作为下一级电路的SI端输入。该单元可以根据SEL与STATE信号独立的完成时钟的门控功能，并实现时钟总线状态的级联传递，而且该单元的工作与时钟的个数无关。
[0038]使用本发明图7所示时钟门控单元可以十分方便的实现N输入时钟切换电路，由该单元堆叠而成的一种N选I无毛刺时钟切换电路如图8所示。电路中包含N个图7所示的时钟门控单元、一个非门以及一个三态非门。N个时钟门控单元内所有的或门串联起来,实
现时钟总线状态的检测；非门和三态非门为保持电路；时钟选择信号SEL1、SEL2、......、
SELN需要由外部的译码电路根据实际需要产生(任意时刻有且仅有一个为高电平)，时钟切换过程与二选一无毛刺时钟切换电路相同。
[0039]下面将本发明的时钟切换电路与传统的时钟切换电路做一下比较，比较时不考虑采用多个时钟切换电路级联的情形(例如，使用2个2选I时钟切换电路分别实现时钟1、2与时钟3、4的切换，再使用2选I时钟切换电路实现2路输出时钟的切换，这样就实现了 4选I时钟切换电路)，并认为面积的差异仅由状态产生电路与状态检测电路决定。在比较时认为逻辑门消耗的面积仅与输入个数成正比，并设每个输入消耗面积为A，由于增加输入必然增加晶体管，因此该假设与近似是合理的。
[0040]使用本发明N选I时钟切换电路时，每个时钟使用2个与非门进行状态产生，消耗面积4A，N个输入时钟共消耗面积4NA ；电路整体使用N-1个或门进行状态检测,消耗面积(2N-2) A。因此本发明N选I时钟切换电路共消耗面积(6N-2) A。使用传统N选I时钟切换电路时，每个时钟使用I个N输入的与门，消耗面积NA，N个时钟输入共消耗面积N2A。可以看出，本发明所消耗的面积是输入时钟个数的线性函数，而传统方式是平方函数，因此当时钟输入数量较多(大于等于6个)时，本发明消耗更少的面积。使用硬件描述语言在FPGA中实现时也存在相同的结论，即如果输入时钟的数量足够多(与FPGA架构有关)，本发明使用更少的逻辑资源。
[0041]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
【权利要求】
1.一种多选一无毛刺时钟切换电路，其特征在于:包括N个相同的时钟门控单元以及一个存储单元，N为需要选择的时钟的路数，其中: 时钟门控单元:包括一个基本RS触发器，一个二选一开关，一个D触发器，一个或门，和一个高电平使能的三态非门；基本RS触发器的两个输入信号分别为总线状态信号STATE和外部输入的时钟选择信号SEL,时钟信号CLK同时送至二选一开关的第一输入端以及高电平使能的三态非门的输入端，同时时钟信号CLK的反向信号送至二选一开关的第二输入端，二选一开关的输出信号送至D触发器的时钟端，基本RS触发器的输出信号送至D触发器的数据端，D触发器的输出信号送至或门的第一输入端，同时D触发器的输出信号作为高电平使能的三态非门的使能信号； 存储单兀:包括一个低电平使能的三态非门，和一个非门；非门的输入端同时接低电平使能的三态非门的输出端以及各时钟门控单元中高电平使能的三态非门的输出端，非门的输出端接至低电平使能的三态非门的输入端，同时非门的输出端作为多选一无毛刺时钟切换电路的输出端；低电平使能的三态非门的使能端受总线状态信号STATE控制； 第N个时钟门控单元中的或门的第一输入端接第N个时钟门控单元中的D触发器的输出端，第二输入端接地，输出端接第N-1个时钟门控单元中的或门的第二输入端；第^1个时钟门控单元中的或门的第一输入端接第N-1个时钟门控单元中D触发器的输出端，输出端接第N-2个时钟门控单元中的或门的第二输入端；以此类推，各时钟门控单元中的或门依次串联，第I个时钟门控单元中的或门的第一输入端接第I个时钟门控单元中的D触发器的输出端，第I个时钟门控单元中的或门的输出信号为STATE信号； 所述时钟选 择信号SEL在某一时刻仅对N路中的一路信号有效而对其余N-1路信号无效。
【文档编号】H03K5/1252GK103546125SQ201310439348
【公开日】2014年1月29日 申请日期:2013年9月24日 优先权日:2013年9月24日
【发明者】李智, 王浩弛, 陈雷, 李学武, 张彦龙, 孙华波, 王文锋, 倪劼, 张健, 田艺, 朱国良 申请人:北京时代民芯科技有限公司, 北京微电子技术研究所