专利名称：无毛刺时钟切换电路的制作方法
技术领域：
本发明涉及系统中包含多个不同频率的时钟域，且系统中部分或全部需 要进行时钟选择切换的领域，尤其是一种无毛刺时钟切换电路。
背景技术：
随着大规;溪可编程逻辑器件集成度的日益提高，越来越多的功能都在同 一个逻辑器件中实现，从而出现了需要在同 一逻辑器件中处理2个以上不同 速率、相位时钟域信号的需求，这就要求逻辑器件能够支持在不同时钟之间 进行切换。此时，时钟切换电路的优劣很大程度影响了整个系统的性能及稳 定性。
目前的时钟切换有以下几种
一、直接使用逻辑选择器选择切换
这种方法最为简单，但是效果也最差，没有任何毛刺消除手段，将会带 来很大的毛刺问题。
二 、 Xilinx FPGA中的BUFGMUX元件。
这种方法非常简单，它能够在选择时钟的同时，确保输出时钟上不会出 现毛刺。但是这种方法也存在问题，在Spartan2及其以前的芯片中不包含这 种元件，因此无法在此类器件上应用。
三、公布于2001年10月31日的国际专利申请专利公布号 CN1320233A——无尖脉冲的时钟脉冲转换
此方法的原理框图如图l所示，这种方法实现是通过立即关断，延时导 通的方法实现无毛刺切换的。不过这种电3各如果应用在不同频时钟切换时， 在需要关断低频时钟，导通高频时钟，由于B0EN信号需要1个BOCLK时 钟才能变低，而B1EN信号需要3个B1CLK时钟就可以有效。如果高频时钟频率是低频时钟的3倍以上，就可能出现B1EN已经使能，而B0EN还没 有关断的情况，从而出现毛刺。
四乂>开于2005年3月30日的中国专利申请公开号为CN1601953A—— 一种快速无毛刺的时钟倒换方法和装置
此方法的原理框图如图2所示，这个电路存在这个问题如果clk2上 升沿在clkl下降沿之后、clkl上升沿之前，那么输出时钟就会出现clkl下 降沿与clk2上升沿之间的低电平毛剌，如图3所示。
五、公告于2007年2月20日的中国实用新型专利，公告号为 CN2872451Y——新型时钟动态切换电路
此方法的原理框图如图4所示，这个电路存在这个问题如果switchj) =1，切换到clk—0之后，elk—O发生故障，不再变化，此时即使将switch—0 = 0,由于s0—sync信号无法变化，因此elk—1—latch输出保持0，电路不能切换 到dk—1，如图5所示。
发明内容
本发明要解决的技术问题是提供一种无毛刺时钟切换电路，以确保进行 切换时，该电路输出正确的切换时钟信号。
为了解决上述问题，本发明提供了一种无毛刺时钟切换电路，该电路包 括一级或多级切换电路以实现对两个或多个时钟信号的切换，每级切换电路 包括第一、第二时钟检测模块及一时钟切换模块，第一、第二时钟检测模块 分别用于检测两待切换时钟信号是否出现故障，时钟切换模块用于根据两时 钟检测模块的时钟检测结果选择切换信号和时钟输出使能信号，以确保进行 切换时，该电路输出正确的切换时钟信号。
进一步地，时钟切换模块由第一及第二D触发器，双D触发器，第一、 第二及第三与门，第一及第二锁存器， 一或非门， 一或门及第一、第二、第 三选择器实现，其中，
时钟切换选择信号连接到第一D触发器(11)的D端、第一与门(21) 的输入端、第一选择器(61)的第一输入端及第二选4奪器(62)的第一输入端；
第一待切换信号连接到第一D触发器(11)、双D触发器(13)、第一 锁存器(31 )的elk端、第二与门(22 )的输入端及第一时钟检测模块(72 ) 的输入端；其中接入第一锁存器(31)的是clk—信号的反向信号；
第二待切换信号连接到第二D触发器(12)、第二锁存器(32)的clk端、 第三与门的输入端以及第二时钟检测模块(71)的输入端；其中，接入第二锁 存器的是clk_l信号的反向信号；
该第一D触发器(11)的Q端连接到第一选4奪器(61)的第二输入端，第一 选择器(61 )的选择端与第一时钟检测模块(72)的输出端连接，第一选择 器(61)的输出端连接到第二D触发器(12)、双D触发器(13)的D端、或非门 (4 )的输入端及第三选择器(63 )的第一输入端；其中接入第三选择器(63 ) 的是第一选择器(61)输出端信号的反向信号，或非门(4)的另一输入端 则与第二 D触发器(12 )的Q端相连，而其输出端则连接到第二锁存器(32 ) 的D端，第三选择器(63)的第二输入端与第二锁存器(32)的Q端 连 接，其选择端与第二时钟检测模块(71)的输出端连接；
第一与门(21)的另一输入端与双D触发器(13)的Q端连接，其输 出端则连接到第一锁存器(31)的D端，第一锁存器(31)的Q端接入第 二选择器(62)的第二输入端；
第二与门(22)的另一输入端与第二选择器(62)的输出端连接，其输 出端连接到或门(5)的输入端；
第三与门(23)的另一输入端与第三选择器(63)的输出端连接，其输 出端连接到或门(5)的另一输入端；
该或门(5)的输出端是该时钟动态切换电路的输出端。
进一步地，第一时钟检测模块若检测到第一待切换时钟信号正常跳变， 第一选择器输出第一 D触发器Q端的信号，否则第一选择器输出时钟切换 选择信号。
进一步地，第一时钟检测模块若检测到第一待切换时钟信号正常跳变， 第二选择器输出第一锁存器Q端的信号，否则第二选择器输出时钟切换选择信号。
进一步地，第二时钟检测模块若检测到第二待切换时钟信号正常跳变， 第三选择器输出第二锁存器Q端的信号，否则第三选择器输出第一选择器 输出信号的反向信号。
进一步地，时钟检测模块输出结果为l表示被测时钟信号存在，输出结 果为O表示被测时钟信号出现故障，第一、第二及第三选择器的第一输入端 为0端，第二输入端为1端。
进一步地，时钟检测模块输出结果为o表示被测时钟信号存在，输出结
果为l表示被测时钟信号出现故障，第一、第二及第三选择器的第一输入端
为1端，第二输入端为o端。
进一步地，时钟检测模块由两个计数器、两个计数结构检测子模块及一 个或非门实现，其中两计数器均接入一参考时钟信号，并分别接入正反两向 被测时钟信号，两计数器的输出端分别连接两计数结果检测子模块，计数结 果检测子模块的输出端连接至或非门，由或非门输出最终检测结杲。
进一步地，第一、第二时钟检测模块接入的参考时钟信号的频率是根据 被检测的待切换时钟信号确定的。
进一步地，该电路包括多级切换电路以实现多个待切换信号的切换，各 级电路采用级联方式连接，前一级切换电路的输出时钟信号是本级切换电路 的其中 一个待切换时钟信号。
相较于现有技术，本发明无毛刺切换电路是纯数字电路，通过时钟检测 模块对待切换时钟信号是否正常跳变的检测，根据检测结果对切换电路进行 控制，从而保证在待切换时钟中出现错误时也能可靠切换到所需的时钟，能 够对不同频率的时钟进行无毛刺切换。
图1是现有技术三无尖脉沖的时钟脉沖转换结构图。
图2是现有技术四快速无毛剌的时钟倒换装置结构图。 图3是现有技术四快速无毛刺的时钟倒换装置的波形图。图4是现有技术五型时钟动态切换电路结构图。
图5是现有技术五新型时钟动态切换电路的波形图。
图6是本发明时钟切换电路结构框图。
图7是本发明时钟切换电路中的时钟检测模块电路框图。
图8是本发明时钟切换电路图。
图9是本发明时钟切换电路仿真波形图。
图IO是实现三个时钟切换的时钟切换电路框图。
具体实施例方式
本发明无毛刺时钟切换电路包括两个时钟检测模块及一 时钟切换模块， 两时钟检测模块分别用于检测两待切换时钟信号是否出现故障，时钟切换模 块用于根据两时钟检测模块的时钟检测结果选择切换信号和时钟输出使能 信号，以确保进行切换时，该电路输出正确的切换时钟信号。
以下结合附图对时钟检测模块和时钟切换模块进行详细说明。
时钟检测模块能够实时的检测待切换时钟状态，灵敏的检测出待切换时 钟是否跳变，即在时钟出现故障后能很快地检测出来，如图7所示，时钟检 测模块通过可编程逻辑器件实现，包括两个计数器、两个计数结构检测子模 块及一个或非门，其中两计数器均接入一参考时钟信号，并分别接入正反两 向被测时钟信号，两计数器的输出端分别连接两计数结果检测子模块，计数 结果检测子模块的输出端连接至或非门，由或非门输出最终检测结果。
计数器1和计数器2是两个单向不循环的计数器，根据参考时钟计数， 根据被测时钟清零， 一个高电平清零，另一个低电平清零，其中直接接入被 测时钟信号，计数器2通过反相器接入被测时钟信号。
如果被测时钟存在，则两个计数器将不停的被交替清零，永远不会计到 最大值，如果被测时钟丟失了，无论是停在高电平还是低电平，必将有一个 计数器计到最大值；
两个计数结果检测子模块是完全相同的，是由一个比较器实现的，当比较器的输入值等于最大值，则计数结果;f全测子;f莫块输出高电平，当比较器的 输入不等于最大值，则计数结果检测子模块输出低电平。
两个计数结果检测模块的输出经过一个或非门后，作为整个时钟检测电 路的输出，如果其中一个计数结果检测子模块输出是高电平，则整个时钟检 测电路的输出是低电平，表明待切换时钟信号不存在，有故障，从而达到实 时、灵每t的检测时钟有无的目的。
其中参考时钟信号通过晶振产生，两个时钟检测模块分别接入两个参考 时钟信号，参考时钟信号频率根据被测待切换时钟信号确定。
以上时钟4企测才莫块是才艮据专利申请号为CN200420009097的时钟;险测装 置实现的，当然也可以采用别的方式实现。
时钟切换模块如图8所示，图中11、 12是D触发器；13是双D触发器； 21、 22、 23是与门；31、 32是锁存器;4是或非门;5是或门;61、 62、 63 是二选一选择器；71、 72是时钟检测电路；输入信号加上小圈表示信号取 反。
以下对时钟切换模块进行详细说明。
时钟切换选择信号switch一0分别连接到第一 D触发器11的D端、第一 与门21的输入端、第一选择器61的0端及第二选择器62的0端；
第一待切换信号clk—O分别连接到第一D触发器11、双D触发器13、 第一锁存器31的clk端、第二与门22的输入端及第一时钟检测模块72的 输入端；其中接入第一锁存器31的是clk一信号的反向信号；
第二待切换信号elk—1分别连接到第二 D触发器12、第二锁存器32的 clk端、第三与门的输入端以及第二时钟检测模块71的输入端；其中，接入 第二锁存器的是clk—1信号的反向信号；
该第一D触发器11的Q端连接到第一选择器61的1端，第一选择器 61的选择端与第一时钟检测模块72的输出端连接，第一选择器61的输出 端连接到第二D触发器12、双D触发器13的D端、或非门4的输入端及 第三选择器63的0端；其中接入第三选择器63的是第一选择器61输出端
10信号的反向信号，或非门4的另 一输入端则与第二 D触发器12的Q端相连， 而其输出端则连接到第二锁存器32的D端，第三选择器63的1端与第二 锁存器32的Q端连接，其选择端与第二时钟检测模块71的输出端连接；
第一与门21的另一输入端与双D触发器13的Q端连接，其输出端则 连接到第一锁存器31的D端，第一锁存器31的Q端接入第二选择器62的 1端；
第二与门22的另一输入端与第二选择器62的输出端连接，其输出端连 才妄到一或门5的lt入端；
第三与门23的另一输入端与第三选择器63的输出端连接，其输出端连 接到或门5的另一输入端；
该或门5的输出端是该时钟动态切换电路的输出端。
图8所示电路中是以'时钟检测模块输出"1"表示有时钟正常跳变， "0"表示时钟信号无变化，为例进行说明的，当然也可以根据'时钟检测 模块输出"0"表示有时钟正常跳变，"1"表示时钟信号无变化，进行电路 设计，相应的，接入各选择器中0端和1端的信号需要互换。总之，时钟切 换模块中第一、第二及第三选择器的输出端的信号是由时钟检测模块的检测 结果决定的。第 一 时钟检测模块检测结果为第 一待切换时钟信号正常跳变 时，第一选择器输出第一D触发器Q端的信号，否则第一选择器输出时钟 切换选择信号；第二选择器输出第一锁存器Q端的信号，否则第二选择器 输出时钟切换选择信号；第二时钟检测模块检测结果为第二待切换时钟信号 正常跳变时，第三选择器输出第二锁存器Q端的信号，否则第三选择器输 出第一选择器输出信号的反向信号。
如图8所示，elk—0和clk—1是待切换时钟。switch—0是时钟切换选择信 号，当该信号为'T，时切换到clk一O,为"0"时切换到clk—1。
时钟检测模块输出'T，表示有时钟，"0"表示时钟信号无变化。
elk—0—dect是clk一0的时钟检测输出信号，若clk一0有时钟信号， elk—0—dect-l，若dk—0没有变化，出现故障，贝'j elk—0—dect = 0。
elk—1—dect是elk—1的时钟检测输出信号，若elk—1有时钟信号，elk—1—dect= 1,若clk—l没有变化，出现故障，则clk—1—dect = 0。 ( 一 )时钟从clk_0切换到clk—1
若将时钟从elk—0切换到elk—1，而elk—0无变化时，有两种情况1) elk—0 = 0; 2)clk—0=l。
1) clk—0 = 0。
此时第二与门22输出为0，或门5的输出仅跟第三与门23输出有关。 switch—0 = 0,由于第一选择器61的作用，si = switch—0 = 0，那么si—sync 在1个clk—1时钟后为0,第三与门23的输出将在clk—1的下一个下降沿之 后跟随clkj变化。即或门5的输出切换到elk—1。
2) clk—0 = 1 。
此时第二与门22的一个输入信号由于第二选择器62的作用等于 switch—0,为0，所以第二与门22输出为0。或门5的输出仍然跟随clk一l 变化，切换到clk—1上。
(二 )时钟从clk_l切换到dk—0
若希望切换到clk—0,而clk—1无变化时，此时elk—1—dect = 0。因为切 换到elk—0， switch—0= 1,此时si = 1，所以第三选择器63输出为0,第三 与门23输出为0，或门5的输出仅跟随clk—0变化。即切换到了clk—0。
图9是改进后的电路仿真波形，从图中可以看到当elk—0时钟发生故障 时进行时钟切换，也能及时切换到clk—1时钟上。
以上图示和描述都是以实现两个时钟信号的切换而设计的时钟切换电 路，如果需要完成三个或更多个时钟信号的切换，则可以采用级联的方式设 计出多级时钟切换电路，每一级切换电路都包括两个时钟检测模块和一个时 钟切换模块，如图10所示，如果需要完成三个时钟信号的切换，则第一级 切换电路的待切换时钟信号为elk—0和clk—1,时钟切换选择信号为switch—0, 第二级切换电路的待切换信号为第一级切换电路的输出时钟信号和dk—2,
时钟切换选择信号为swich—1。当然如果需要完成更多个时钟信号的切换， 则继续依次增加级联电路，相应地，都是由上一级时钟输出信号作为本级时钟切换电路的其中 一个待切换信号。
相较于现有技术，本发明无毛刺切换电路是纯数字电路，能够在各种
FPGA以及ASIC中实现，通过时钟检测^t块对待切换时钟信号是否正常跳 变的检测，根据检测结果对切换电路进行控制，确保在待切换时钟中出现错 误时也能可靠切换到所需的时钟，能够对不同频率的时钟进行无毛刺切换。
权利要求
1、一种无毛刺时钟切换电路，该电路包括一级或多级切换电路以实现对两个或多个时钟信号的切换，其特征在于每级切换电路包括第一、第二时钟检测模块及一时钟切换模块，第一、第二时钟检测模块分别用于检测两待切换时钟信号是否出现故障，时钟切换模块用于根据两时钟检测模块的时钟检测结果选择切换信号和时钟输出使能信号，以确保进行切换时，该电路输出正确的切换时钟信号。
2、 如权利要求l所述的电路，其特征在于时钟切换模块由第一及第 二D触发器，双D触发器，第一、第二及第三与门，第一及第二锁存器， 一或非门， 一或门及第一、第二、第三选择器实现，其中，时钟切换选择信号连接到第一D触发器(11)的D端、第一与门(21) 的输入端、第一选择器(61)的第一输入端及第二选择器(62)的第一输入 端;第一待切换信号连接到第一D触发器(11)、双D触发器(13)、第一 锁存器(31 )的clk端、第二与门(22 )的输入端及第一时钟检测模块(72 ) 的输入端；其中接入第一锁存器(31)的是clk—信号的反向信号；第二待切换信号连接到第二 D触发器(12)、第二锁存器(32 )的clk端、 第三与门的输入端以及第二时钟检测模块(71)的输入端；其中，接入第二锁 存器的是clk—1信号的反向信号；该第一D触发器(11)的Q端连接到第一选择器(61)的第二输入端，第一 选择器(61)的选择端与第一时钟检测模块(72)的输出端连接，第一选择 器(61)的输出端连接到第二D触发器(12)、双D触发器(13)的D端、或非门 (4 )的输入端及第三选择器(63 )的第 一输入端；其中接入第三选择器(63 ) 的是第一选择器(61)输出端信号的反向信号，或非门(4)的另一输入端 则与第二 D触发器(12 )的Q端相连，而其输出端则连接到第二锁存器(32 ) 的D端，第三选择器(63)的第二输入端与第二锁存器(32)的Q端 连 接，其选择端与第二时钟检测模块(71)的输出端连接；第一与门(21)的另一输入端与双D触发器(13)的Q端连接，其输出端则连接到第一锁存器(31)的D端，第一锁存器(31)的Q端接入第 二选择器(62)的第二输入端；第二与门(22)的另一输入端与第二选择器(62)的输出端连接，其输 出端连接到或门(5)的输入端；第三与门(23)的另一输入端与第三选择器(63)的输出端连接，其输 出端连接到或门(5)的另一输入端；该或门(5)的输出端是该时钟动态切换电路的输出端。
3、 如权利要求2所述的电路，其特征在于第一时钟检测模块若检测 到第一待切换时钟信号正常跳变，第一选择器输出第一 D触发器Q端的信 号，否则第 一选择器输出时钟切换选择信号。
4、 如权利要求2所述的电路，其特征在于第一时钟检测模块若检测 到第一待切换时钟信号正常跳变，第二选择器输出第一锁存器Q端的信号， 否则第二选择器输出时钟切换选择信号。
5、 如权利要求2所述的电路，其特征在于第二时钟检测模块若检测 到第二待切换时钟信号正常跳变，第三选择器输出第二锁存器Q端的信号， 否则第三选择器输出第 一选择器输出信号的反向信号。
6、 如权利要求2所述的电路，其特征在于时钟检测模块输出结果为 1表示被测时钟信号存在，输出结果为O表示被测时钟信号出现故障，第一、 第二及第三选择器的第一输入端为0端，第二输入端为1端。
7、 如权利要求2所述的电路，其特征在于时钟检测模块输出结果为 0表示被测时钟信号存在，输出结果为l表示被测时钟信号出现故障，第一、 第二及第三选择器的第一输入端为1端，第二输入端为0端。
8、 如权利要求l所述的电路，其特征在于时钟检测模块由两个计数 器、两个计数结构检测子模块及一个或非门实现，其中两计数器均接入一参 考时钟信号，并分别接入正反两向被测时钟信号，两计数器的输出端分别连 接两计数结果检测子模块，计数结果检测子模块的输出端连接至或非门，由或非门输出最终检测结果。
9、 如权利要求8所述的电路，其特征在于第一、第二时钟检测模块 接入的参考时钟信号的频率是根据被检测的待切换时钟信号确定的。
10、 如;f又利要求1至9中任一项所述的电^^,其特;f正在于该电^^包括 多级切换电路以实现多个待切换信号的切换，各级电路采用级联方式连接， 前一级切换电路的输出时钟信号是本级切换电路的其中一个待切换时钟信 号。
全文摘要
本发明提供了一种无毛刺时钟切换电路，该电路包括一级或多级切换电路以实现对两个或多个时钟信号的切换，每级切换电路包括第一、第二时钟检测模块及一时钟切换模块，第一、第二时钟检测模块分别用于检测两待切换时钟信号是否出现故障，时钟切换模块用于根据两时钟检测模块的时钟检测结果选择切换信号和时钟输出使能信号。本发明通过时钟检测模块对待切换时钟信号是否正常跳变的检测，根据检测结果对切换电路进行控制，从而保证在待切换时钟出现错误时也能可靠切换到所需的时钟。
文档编号H03K19/173GK101526829SQ20081000809
公开日2009年9月9日 申请日期2008年3月6日 优先权日2008年3月6日
发明者姜铁君, 庆 张, 闫晓艳 申请人:中兴通讯股份有限公司