专利名称：：超低电平转换电路的制作方法
技术领域：
：本发明通常涉及集成电路(IC)设计，尤其是电平(voltagelevel)转换器的设计。
背景技术：
：在用于一个典型的IC芯片的深亚微米技术中，器件特征尺寸，如栅氧化层厚度和沟道长度，都大大降低。为了与这么小的形貌的器件一起工作，电源电压必须降低，否则，栅氧化层可能会被击穿和晶体管沟道可被贯穿(punchthrough)。例如，对于90纳米技术，电源电压为l.OV。然而，在系统级中，即IC芯片以外，电源电压可能仍然是2.5V或3.3V。为了让这种深亚微米IC芯片在高电压系统中正常工作，必须采用电平转换从而把外部高电压信号转换为相应的内部低电压信号，并把内部的低电压信号转换为相应的外部高电压信号。图1是一个图示了传统的低到高的电平转换器100的示意图。电平转换器100包括一对PM0S晶体管112和116，一对NM0S晶体管122和126，和反相器130。这些器件连接为一个交叉锁存(cross-latch)方式。具体来说，PM0S晶体管112和NM0S晶体管122串行连接在外部电源VCCH和地电位VSS之间，PM0S晶体管116和NM0S晶体管126也这样连接。PM0S晶体管112的栅极连接到PM0S晶体管的116和NM0S晶体管126共同的漏极。PM0S晶体管116的栅极连接到PM0S晶体管的112和NM0S晶体管122共同的漏极。输入节点IN被连接到NM0S晶体管的122栅极，以及通过反相器130连接到NM0S晶体管126的栅极。输出节点OUT连接到PM0S晶体管的116和NM0S晶体管126共同的漏极。本领域技术人员立即可以认识到，电平转换器100从输入IN和输出OUT点看具有两个串行连接的反相器的功能。举例来说，当输入节点IN是一个逻辑高，NM0S晶体管的122和116的PM0S晶体管将导通，和NM0S晶体管的126和112的PM0S晶体管将关断，从而输出节点OUT将在逻辑高。然而，输入节点IN工作在介于VSS和VCCL之间的一个内部电压，该电压VCCL低于VCCH，而输出节点OUT工作在介于VSS和VCCH之间的外部电压。暴露于VCCH的PM0S晶体管112和116以及NM0S晶体管122和126，是具有厚栅氧化层的高电压晶体管，等等。只暴露于VCCL的反相器130，是由具有薄栅氧化层的低电压晶体管构成。适当的调整NM0S晶体管122和126的阈值电压，电平转换器100可获得在VCCL/2左右的电压转变点。再次参考图l，如同在一个普通的反相器，通过PMOS晶体管116和NM0S晶体管126的导通和关断，输出节点OUT实现了电平转换。具体而言，假设在预先状态，节点OUT是一个逻辑高，则PM0S晶体管116导通，而NM0S晶体管126关断。在新的状态，输出节点OUT转变为逻辑低，则PM0S晶体管116从导通转到了关断，并且NM0S晶体管从关断转到了导通。在转变的期间，PM0S晶体管116和NM0S晶体管126都是导通的，并且其中一个晶体管对抗转变。一个成功的转变依赖于PM0S晶体管116和NM0S晶体管126之间强度的适当平衡。对于PM0S晶体管112和NM0S晶体管122也是一样。在电平转换器100，电压节点IN和INB只能达到VCCL，这不能完全导通或强行关断高压NM0S晶体管的122或126。VCCL越低，NM0S晶体管的122或126就越弱，并且最终电平转换器100将无法发生转变。因此，NMOS晶体管122和126的弱的强度是限制可以运行的VCCL能低到什么程度的一个瓶颈。通常情况下，当VCCH约1.IV，传统的电平转换器100在0.65V的VCCL时可以工作。然而，一些先进的IC系统需要在VCCL低至0.4V时能够正常操作，这由传统电平转换器100无法实现。因此，所需要的改进的电平转换器，是可以克服图1的NMOS晶体管122和126的弱点，可以在较低的VCCL运行。
发明内容本发明公开了用于具有内部超低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统内的电平转换电路。据本发明的一方面，电平转换电路包括第一和第二PMOS晶体管，每一个PMOS晶体管的源极连接到VCCH，第一PMOS晶体管的栅极被耦合到第二PMOS晶体管的漏极，以及第二PMOS晶体管的栅极被耦合到第一PMOS晶体管的漏极，第一NMOS晶体管的源极连接到地(VSS)和栅极连接到在VCCL和VSS之间摇摆的第一信号，并第一阻断器件耦合在第一PMOS晶体管漏极和第一NMOS晶体管漏极之间，当第一信号是在静态或从逻辑高到逻辑低的转变中时第一阻断器件被设定为在第一PMOS晶体管和第一NMOS晶体管的漏极之间传导激活电流，当第一信号从逻辑低到逻辑高的转变中时第一阻断器件配置为关断第一PMOS晶体管和第一NMOS晶体管漏极之间的激活电流。根据本发明的另一个方面，电平转换电路包括第一NMOS晶体管，其源极接地(VSS)并且栅极连接到在VCCL和VSS之间摇摆的第一信号滞一和第二PMOS晶体管，第一PMOS晶体管的漏极和栅极分别被耦合到第一NMOS晶体管的漏极和第二PMOS晶体管的漏极，第二PMOS晶体管的栅极耦合到第一PMOS晶体管的漏极；第一阻断器件，耦合在VCCH和第一PMOS晶体管的源极之间，当第一信号是在静态或从逻辑高到逻辑低的转变中的时候，第一阻断器件被设定为传导VCCH和第一PMOS晶体管的源极之间的激活电流，当第一信号是从逻辑低到逻辑高的转变中的时候，第一阻断器件被设定为关断VCCH和第一PMOS晶体管的源极之间的激活电流；以及第二阻断器件，耦合在VCCH和第二PMOS晶体管的源极之间，当第一信号是在静态或从逻辑高到逻辑低的转变中的时候，第二阻断器件被设定为传导VCCH和第二PMOS晶体管的源极之间的激活电流，当第一信号是在从逻辑低到逻辑高的转变中的时候，第二阻断器件被设定为关断VCCH和第二PMOS晶体管的源极之间的激活电流。根据本发明另一个方面，电平转换电路包括第一和第二PMOS晶体管，每一个晶体管的源极都连接到VCCH，第一PMOS晶体管的栅极被耦合到第二PMOS晶体管的漏极并且第二PMOS晶体管的栅极被耦合到第一PMOS晶体管的漏极；第一NMOS晶体管，其源极连接到VSS，其漏极耦合到第一PMOS晶体管的漏极以及栅极连接到在VCCL的VSS之间摇摆的第一信号；以及第一上拉器件，其耦合在VCCH和第一NMOS晶体管的漏极之间，当第一信号是在静态或从逻辑低到逻辑高的转变过程中，第一上拉器件被关断，而当第一信号从逻辑高到逻辑低的转换中时，第一个上拉器件被导通。当结合附图阅读下面的具体实施例的说明时，本发明的构建和操作方法及其附加的目的和优势能得到最好的理解。附图构成本说明书的一部分并被包含进来从而描绘某些方面的发明。通过参考示例，本发明所提供的本发明的、组件的以及系统运作的更清晰的概念将变得更加显而易见，因此，图中所示的实施例是非限制性的，其中相同的附图标记(如果它们在一幅以上的视图中)指示相同的元件。结合此处的说明并参照一幅或多个幅这些附图，可以更好的理解本发明。图1是一个说明传统的低到高的电平转换器的示意图。图2A及2B是根据本发明第一实施例说明具有上拉阻断电路的低到高的电平转换器的示意图。图3是图2A中电平转换器的一个实施方式的示意图。图4是根据本发明的第二实施例的具有附加上拉电路的低到高的电平转换器的示意图。图5是图4中低到高的电平转换器的一个实施方式的示意图。图6是根据本发明第三实施例具有额外上拉电路的低到高的电平转换器的示意图。具体实施例方式正如
背景技术：
部分中所讨论的，对图1所示的常规电平转换电路100中在VCCH和VCCL之间的电压分割(split)的一个限制因素是，在转变状态期间NM0S晶体管122和126强度的缺乏。本发明描述了具有各种具有上拉平衡电路的电平转换电路，从而PMOS晶体管和NMOS晶体管更平衡并且VCCH和VCCL可以有更大的分割(split)。图2A及2B是根据本发明第一实施例说明具有上拉阻断电路的低到高的电平转换器200和220的示意图。参考图2A，除了阻断电路202和阻断电路206之外，电平转换器200与图1中的电平转换器100是相同的，阻断电路202被一个控制电路212控制并插入在PMOS晶体管112和NMOS晶体管122之间，阻断电路206是由一个控制电路216控制并插入在PMOS晶体管116和NMOS晶体管126之间。阻断电路202和206的功能是阻断上拉路径连接到一个在状态转变期间将被下拉到VSS的节点。举例来说，当输入节点IN从逻辑低到逻辑高转变时，NMOS晶体管122是导通的，并且输出B节点(OUTB)从逻辑高转变到逻辑低。PM0S晶体管112是预先开启保持节点0UTB在逻辑高。为了防止PM0S晶体管的112与下拉NMOS晶体管122的冲突，阻断电路202关断了PMOS晶体管112和节点OUTB之间的路径，由此使NMOS晶体管122可以很容易地把节点OUTB下拉到VSS。与此同时，NMOS晶体管126是关断的。节点OUT通过一个上拉PMOS晶体管116从逻辑低转变到逻辑高。阻断电路206仍然传导。通过节点OUTB的电压降低，PMOS晶体管的116被导通。同样，当输入节点IN从逻辑高转变到逻辑低，阻断电路202将继续导通，并且阻断电路206关断，由此NMOS晶体管126可以很容易地把输出节点OUT从逻辑高转变到逻辑低。当状态转变完成后，电平转换器200是在静止状态，阻断电路202和206都是导通的电路，电平转换器200功能上与图1中电平转换器100相同。参考图2B，除了阻断电路222和阻断电路226之外，电平转换器220与图1中的电平转换器100是相同的，阻断电路222被一个控制电路232控制并插入在PMOS晶体管112和VCCH之间，阻断电路226是由一个控制电路236控制并插入在PMOS晶体管116和VCCH之间。阻断电路222和226的功能是阻断一个在状态转变期间将被下拉到VSS的节点的上拉路径，与图2A中的阻断电路202、206相同。本领域技术人员可以认识到，图2B示出能够实现图2A中电平转换器200相同的效果的用于插入上拉阻断电路的可替换的位置。事实上，图2B中阻断电路222和226及相应的控制电路232和236和图2A中阻断电路202和206及相应的控制电路212和216可以分别用相同的电路来实现，SP，图2B中的阻断电路222可以与图2A中的阻断电路202相同，等等。图3是图2A中电平转换器一个实施方式的示意图。阻断电路202是通过源极连接到PMOS晶体管112的漏极以及漏极连接到NMOS晶体管122的漏极的一个PMOS晶体管302来实现的。阻断电路206是通过源极连接到PMOS晶体管116的漏极以及漏极连接到NMOS晶体管126的漏极的一个PMOS晶体管306来实现的。控制电路212是通过串连到阻断PMOS晶体管302栅极的反相器314和一个NAND门312来实现的。NAND门312的两个输入分别被耦合到输入节点IN和输出B节点OUTB。控制电路216是通过串连到阻断PMOS晶体管306栅极的反相器318和一个NAND门316来实现的。NAND门316的两个输入分别被耦合到输入B节点(INB)和输出节点(OUT)。众所周知，在控制电路212和216有一个如下面的真值表1所述的逻辑功能。<table>tableseeoriginaldocumentpage7</column></row><table>表1这里的"耦合"是指直接连接或通过另一组件连接，但其中所增加的另一个组件支持该电路功能。其中NAND门312和反相器314、NAND门316和反相器318属于VCCH。再看图3，在节点IN从逻辑低转变到逻辑高的开始点(onset)，节点IN和OUTB都处于逻辑高。控制电路212输出逻辑高，其关断了阻断PMOS晶体管302，由此NMOS晶体管122可以更容易下拉节点OUTB，而不和PMOS晶体管112上拉冲突。此外，在节点IN从逻辑低转变到逻辑高的开始点，节点INB和OUT都处于逻辑低。控制电路216输出逻辑低，其导通阻断PMOS晶体管306从而允许PMOS晶体管116上拉节点0UT。同样，在节点IN从逻辑高转变到逻辑低的开始点，阻断PMOS晶体管302是导通的并且阻断PMOS晶体管306是关断的。由PMOS晶体管116引起的上拉被阻断，由此使节点OUT可以更容易地通过NMOS晶体管126下拉到VSS。再看图3，在一定周期之后，节点转变进入静止状态。在静止状态，节点IN和OUTB总是互补，节点INB和OUT也是一样。因此，控制电路212和216总是输出逻辑低，从而在静止状态分别导通阻断PM0S晶体管302和306。在这种情况下，阻断PMOS晶体管302和306是导通的，并且电平转换器200功能与图1电平转换器100相同。图4是根据本发明的第二实施例的具有附加上拉电路402和406的低到高的电平转换器400的示意图。除了上拉电路402和上拉电路406之外，电平转换器400与图1中的电平转换器100是相同的，上拉电路402被一个控制电路412控制并且连接在VCCH和节点OUT之间，与PMOS晶体管112并联；上拉电路406是由一个控制电路416控制并连接在VCCH和节点OUT之间，与PMOS晶体管116并联。在静态期间上拉电路402和406被关断，电平转换器400功能与图1的电平转换器100完全一样的。在转变状态期间，上拉电路402和406是导通的，对需要上拉到VCCH的节点提供更多的上拉能力，而其他上拉电路402或406保持关断从而允许其他节点下拉到VSS。具体地说，当节点IN从逻辑低转变到逻辑高，节点OUTB需要被下拉到VSS，以及节点OUT需要被上拉到VCCH。然后控制电路412关断上拉电路402;并且控制电路416开启上拉电路406。在此转变期间内，PMOS晶体管112是通过节点OUT从导通到关断；PMOS晶体管116是从关断到导通。由于增加了上拉电路406，节点OUT可以更容易上拉到VCCH。同样，当在节点IN从逻辑高转变到逻辑低的期间，节点OUTB需要上拉到VCCH，以及节点OUT需要下拉到VSS。上拉电路402将导通从而协助上拉节点OUTB。上拉电路406将继续关断不干扰节点OUT的下拉。图5是图4中低到高的电平转换器400的一个实施方式的示意图。上拉电路402是通过源极连接到VCCH以及漏极连接到节点OUTB的一个PMOS晶体管502来实现的。上拉电路406是通过源极连接到VCCH以及漏极连接到节点OUT的一个PMOS晶体管506来实现的。控制电路412是通过具有连接到上拉PMOS晶体管502栅极的输出端的一个NAND门512来实现的。NAND门512的两个输入分别被耦合到节点INB和OUT。控制电路416是通过一个具有连接到上拉PMOS晶体管506的栅极的NAND门516来实现的。NAND门516的两个输入分别被耦合到节点IN和OUTB。众所周知，在控制电路412和416有一个如下面的真值表2所述的逻辑功能。其中NAND门512和516属于VCCH。<table>tableseeoriginaldocumentpage8</column></row><table>表2再看图5，在节点从逻辑低到逻辑高的转变的起始点(onset)，节点INB和OUT都处于逻辑低。控制电路412输出逻辑高，其关断上拉PM0S晶体管502，因此，NMOS晶体管122下拉节点OUTB通常只与PMOS晶体管112的上拉发生冲突。在节点IN从逻辑低到逻辑高的转变的起始点，节点INB和OUT都处于逻辑高。控制电路416输出逻辑低，这样导通了上拉PMOS晶体管506上拉节点OUT到VCCH。在PMOS晶体管116通过下拉的节点OUTB导通。在PMOS晶体管506的辅助下，节点OUT将更加有力地上拉到VCCH。因此状态转变将变得更加容易。同样，在节点IN从逻辑高到逻辑低的转变起始点，上拉PMOS晶体管502导通和上拉PMOS晶体管506关断。经由PMOS晶体管112的上拉作用被上拉PMOS晶体管502增强，更容易地使节点OUTB上拉到VCCH以及节点OUT下拉到的VSS。再看图5，在一定周期之后，将节点转入静态。在静态，节点INB和OUT总是互补，节点IN和OUTB也是互补。因此，控制电路412和416总是输出逻辑高，从而在静态分别关断上拉PMOS晶体管502和506。在这种情况下，PMOS晶体管502和506关断，电平转换器500与图1中的电平转换器100功能相同。图6是根据本发明第三实施例具有额外的上拉电路402和406的低到高的电平转换器600的示意图。除了插入PMOS晶体管112和NMOS晶体管122之间的PMOS晶体管612以及插入PMOS晶体管116和NMOS晶体管126之间的PMOS晶体管是616之夕卜，电平转换器600与电平转换器400是相同的。PMOS晶体管612的源极、漏极和栅极分别连接到PMOS晶体管112的漏极、节点OUTB和节点IN。PMOS晶体管616的源极、漏极和栅极分别连接到PMOS晶体管116的漏极、节点OUT和节点INB。在图4中，该节点OUTB是节点IN经由NMOS晶体管122的反相，和节点OUT是节点INB经由NMOS晶体管126的反相。在图6中，节点OUTB是IN节点经由PMOS晶体管612和NMOS晶体管122组成的反相器的反相；节点OUT是节点INB经由PMOS晶体管616和NMOS晶体管126组成的反相器的反相。显然，图6中的电平转换器600与图4中的电平转换器400功能相同。虽然目前所公开的内容中仅仅讨论了根据本发明的实施例的电平转换器的电路结构和工作机制，本领域技术人员可以认识到，当选择用于电平转换器的晶体管时，其电压容差需要得到适当的确定。当一个晶体管暴露在VCCH，它必须是一个高电压晶体管。当一个晶体管只暴露在VCCL，它可以是一个低电压晶体管。上文提供了本发明的许多不同的实施例或实现不同功能的实施例。描述了具体组件和流程从而帮助澄清该发明。这些，当然，仅仅是实施例，而不是为了企图限制在权利要求书中描述的该发明。虽然本发明已在一个或多个具体例子的实施中被阐述和描述，但不企图只限于所示的这些细节，因为不离开本发明的精神以及不离开权利要求的范围，可以做出各种修改和结构变化。因此，可以理解，所附的权利要求应该以该发明的范围一致的方式被广泛地解释，正如所附的权利要求阐明的。权利要求一种用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统的电平转换电路，该电平转换电路包括第一和第二PMOS晶体管，每一个PMOS晶体管的源极连接到VCCH，第一PMOS晶体管的栅极被耦合到第二PMOS晶体管的漏极，以及第二PMOS晶体管的栅极被耦合到第一PMOS晶体管的漏极；第一NMOS晶体管，其源极连接到地电位(VSS)，其栅极连接到在VCCL和VSS之间摇摆的第一信号；以及第一阻断器件，耦合在第一PMOS晶体管的漏极和第一NMOS晶体管的漏极之间，当第一信号是在静态或在从逻辑高到逻辑低的转变中时，第一阻断器件被设定为在第一PMOS晶体管和第一NMOS晶体管的漏极之间传导激活电流；当第一信号在从逻辑低到逻辑高的转变中时，第一阻断器件配置为关断第一PMOS晶体管和第一NMOS晶体管漏极之间的激活电流。2.如权利要求1所述的电平转换电路，其中第一阻断器件是高压PMOS晶体管，其源极连接到第一PMOS晶体管的漏极，并且其漏极连接到第一NMOS晶体管的漏极。3.如权利要求l所述的电平转换电路，还包括第二NMOS晶体管，其源极连接到VSS并且其栅极连接到与第一信号互补的第二信号，该第二信号在VCCL和VSS之间摇摆；以及第二阻断器件，耦合在第二PMOS晶体管漏极和第二NMOS晶体管漏极之间，当第二信号是在静态或在从逻辑高到逻辑低的转变中时，该第二阻断器件被设定为在第二PMOS晶体管和第二NMOS晶体管的漏极之间传导激活电流；当第二信号在从逻辑低到逻辑高的转变中时，第二阻断器件配置为关断第二PMOS晶体管和第二NMOS晶体管漏极之间的激活电流。4.如权利要求3所述的电平转换电路，其中第二阻断器件是一个高压PM0S晶体管，其源极连接到第二PMOS晶体管漏极并且其漏极连接到第二NMOS晶体管的漏极。5.—种用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统的电平转换电路，该电平转换电路包括第一NMOS晶体管，其源极接地(VSS)并且栅极连接到在VCCL和VSS之间摇摆的第一信号；第一和第二PMOS晶体管，第一PMOS晶体管的漏极和栅极分别被耦合到第一NMOS晶体管的漏极和第二PMOS晶体管的漏极，第二PMOS晶体管的栅极耦合到第一PMOS晶体管的漏极；第一阻断器件，耦合在VCCH和第一PMOS晶体管的源极之间，当第一信号是在静态或从逻辑高到逻辑低转变中的时候，第一阻断器件被设定为传导VCCH和第一PMOS晶体管的源极之间的激活电流；当第一信号是从逻辑低到逻辑高转变的时候，第一阻断器件被设定为关断VCCH和第一PMOS晶体管的源极之间的激活电流；以及第二阻断器件耦合在VCCH和第二PMOS晶体管的源极之间，当第一信号是在静态或从逻辑高到逻辑低的转变中的时候，第二阻断器件被设定为传导VCCH和第二PMOS晶体管的源极之间的激活电流；当第一信号是从逻辑低到逻辑高的转变中的时候，第二阻断器件被设定为关断VCCH和第二PMOS晶体管的源极之间的激活电流。6.如权利要求5所述的电平转换电路，其中第一和第二阻断器件都是高压PMOS晶体管，每一个高压PM0S晶体管的源极都连接到VCCH，并且第一阻断PMOS晶体管的漏极连接到第一PMOS晶体管的源极，并且第二阻断PMOS晶体管的漏极连接到第二PMOS晶体管的源极。7.如权利要求5所述的电平转换电路，还包括第二NMOS晶体管，其源极连接到VSS，漏极连接到第二PMOS晶体管的漏极，并且栅极连接到与第一信号互补的第二信号，该第二信号在VCCL和VSS之间摇摆。8.—种用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统的电平转换电路，该电平转换电路包括第一和第二PMOS晶体管，其中每一个晶体管的源极都连接到VCCH，第一PMOS晶体管的栅极被耦合到第二PMOS晶体管的漏极，并且第二PMOS晶体管的栅极被耦合到第一PMOS晶体管的漏极；第一NMOS晶体管，其源极连接到地(VSS)，其漏极耦合到第一PMOS晶体管的漏极以及栅极连接到在VCCL的VSS之间摇摆的第一信号；以及第一上拉器件，其耦合在VCCH和第一NMOS晶体管的漏极之间，当第一信号是在静止状态或从逻辑低到逻辑高的转变过程中，第一上拉器件被关断，而当第一信号从逻辑高到逻辑低的转变中时，第一上拉器件被导通。9.如权利要求1、5或8中任意一项所述的电平转换电路，其中该第一和第二PMOS晶体管以及该第一NMOS晶体管是高压晶体管。10.如权利要求8所述的电平转换电路，其中第一上拉器件是高压PM0S晶体管，其源极连接到VCCH并且其漏极连接到第一NMOS晶体管的漏极。11.如权利要求8所述的电平转换电路，还包括第三PM0S晶体管，其源极、漏极和栅极分别连接到第一PMOS晶体管的漏极、第一NMOS晶体管的漏极以及第一信号，优选地该第三NMOS晶体管是高压晶体管。12.如权利要求8所述的电平转换电路，还包括第二NMOS晶体管，其源极接地，其栅极连接到与第一信号互补的第二信号，该第二信号在VCCL和VSS之间摇摆；以及第二上拉器件，其耦合在VCCH和第二NMOS晶体管的漏极之间，当第二信号是在静止状态或从逻辑低到逻辑高的转变过程中，第二上拉器件被关断，而当第二信号从逻辑高到逻辑低的转变中时，第二上拉器件被导通。13.如权利要求3、7或12中任意一项所述的电平转换电路，其中第二NM0S晶体管是高压晶体管。14.如权利要求12所述的电平转换电路，其中第二上拉器件是高压PMOS晶体管，其源极连接到VCCH并且其漏极连接到第二NMOS晶体管的漏极。15.如权利要求12所述的电平转换电路，还包括第四PM0S晶体管，其源极、漏极和栅极分别连接到第二PMOS晶体管的漏极、第二NMOS晶体管的漏极以及第二信号。全文摘要本发明公开了用于具有内部低电压电源(VCCL)和外部高压电源(VCCH)的集成电路系统内的电平转换电路，该电平转换电路包括连接到VCCH的一对交叉耦合的PMOS晶体管，源极连接到地电位(VSS)和栅极连接到在VCCL和VSS之间摇摆的第一信号的NMOS晶体管，以及耦合在第一PMOS晶体管的漏极和第一NMOS晶体管的漏极之间的第一阻断器件，当第一信号是在静止状态或在从逻辑高到一个逻辑低的转变中时，第一阻断器件被设定为在第一PMOS晶体管和第一NMOS晶体管的漏极之间传导激活电流，当第一信号从逻辑低到逻辑高的转变时第一次阻断器件配置为关断第一PMOS晶体管和第一NMOS晶体管漏极之间的激活电流。文档编号H03K19/0185GK101741376SQ20091020914公开日2010年6月16日申请日期2009年10月28日优先权日2008年11月18日发明者吴瑞仁,周绍禹,陈炎辉申请人:台湾积体电路制造股份有限公司