专利名称：利用格雷码简化数模转换器电路的装置和方法
技术领域：
本发明一般涉及数模转换器电路，且更具体地，涉及简化电阻串数模转换器电路 的装置和方法，从而降低电路的成本、表面面积和消耗的动态功率。
背景技术：
数模转换器(DAC)通常用于要求单调性的混合模式系统中，其中DAC作为将数字 编码转换成模拟信号从而进行处理的接口。对于高解析度电阻串DAC来说，电阻串通常设 置在若干行中，由此一行中的电阻与另一行中的电阻对齐，从而形成列。在这种设计中，每 个电阻都通过一个电阻抽头连接到开关网络，且二元到一元解码器(a binary-to-unary decoder)被用于选择要被闭合的开关，以便将来自电阻抽头的子DAC(sub-DAC)电压连接 到所选择的开关。接着将各个行的输出电压馈送给多路复用器，且该多路复用器提供一个 输出电压。已经公开了能够降低电阻串DAC电路所需表面面积的现有方法。一种设置串联电阻的方法使用以“之”字形布局的电阻行。即，按行连接电阻，使 得奇数行中的电流在一个方向上流动，而偶数行中的电流在相反方向上流动。然而，这种结 构的一个缺点是需要多重控制信号来控制相同列中的奇数行和偶数行中的开关，这就需要 额外的布线资源。典型地，一组控制信号被用于控制奇数行中的开关，而另一组控制信号被 用于控制偶数行中的开关。这种设置需要额外的控制线以及额外的解码和驱动电路，这就 意味着电路需要更多的表面面积和使用更多的动态功率。在高性能系统设计中，差分信号被广泛地用于降低DAC电路中的噪声、谐波和干 扰。当差分信号被用于电阻串DAC的实施例中时，一种常规的解决方案使用两个DAC，这两 个DAC装载互补数据。但是，这种设计通常需要两倍的单个DAC布局的表面面积和功率消 耗。另外，两个DAC的使用会导致失谐，由此，DAC输出会包含额外的偏移误差、非线性和谐 波。
发明内容
本发明提供一种用于实现电阻串DAC电路中的格雷码的反射特性的方法，使得单 个控制信号可控制连接到设置于列和行格式中的电阻串中的抽头的抽头开关。因此，无需 额外的布线部件，同时又能降低电路的表面面积及其消耗的动态功率。本发明的实施例提供一种电阻串DAC结构，或者提供一种差分电阻串DAC结构，其 使用了所公开的方法。这些DAC结构的输出电压共享单个电阻串和抽头开关。因此，减少 了构建DAC结构所需的部件，同时也降低了所需的表面面积和功率消耗以及偏移误差、非 线性和谐波。结合附图阅读下述的具体实施方式
，将使得本发明的上述和其他特征以及优点变 得显而易见。本发明的具体实施方式
和附图仅仅是说明性的，而不是限制性的，且本发明的 范围由所附的权利要求及其等价物来定义。
在附图中，通过实例的方式来说明实施例，在附图中相同的附图标记表示类似的 部分，且其中图1是一个6位电阻串DAC的电路图；图2是一个6位差分电阻串DAC的电路图；图3是一个具有正差分电压输出的多路复用器的电路图；以及图4是一个具有负差分电压输出的多路复用器的电路图。
具体实施例方式本发明的一个实施例提供一种实现DAC电路中的格雷码的反射特性的方法，使得 单组控制信号可以控制一个列中的奇数行和偶数行两者中的开关，由此无需额外的布线部 件，并降低了电路的表面面积及其所使用的动态功率。参照图1，其说明了一个示例性6位电阻串DAC电路100。电路100包括高参考 电压节点VREFhkh和低参考电压节点VREFlQW。连接到参考电压节点VREFhkh和VREFujw的是 串联电阻串102。电阻串102以之字形图案布局，以形成一个八行八列的电阻阵列102，使 得奇数行中的电流在一个方向上流动，而偶数行中的电流在相反方向上流动。该阵列的八 行被编号为ROWO至R0W7，其中每个行都包含八个单个电阻10加。该阵列的八列被编号为 COLO至C0L7，其中每个列都包含八个单个电阻10加。各电阻102的电阻值基本相等，且节 点VREFhkh和VREFot处的参考电压之间的差值等分在各个电阻10 上。虽然电阻102 — 般具有基本相等的电阻值，但是整个电阻串102中的各电阻102实现为具有不同的电阻值 可能是有利的。本发明的某些部件可包括多重元件，并可表示成以特定顺序排列的所述元件的 组。例如，电阻102的阵列由八行构成。因此，由行构成的组可表示为“R0W<7:0>”，其中数 字“7”和“0”表示R0W7按降序排列至ROWO (包括两者之间的所有行)。此外，如果行表示 为“R0W<0:7>”，则上述数字表示ROWO按升序排列至R0W7(包括行两者之间的所有行)。这 种表示方法可应用于本发明中的任意的元件的组。根据本发明的图1，当提到一组电阻时，使用附图标记“102”。当提到任意的单个 电阻时，使用附图标记“10加”。而且，位于阵列中的各个单个电阻10 都分别标号(如所 示的，从0-63)，以便当提到一个具体电阻时，使用相应的电阻标号。例如，根据图1，“标号 为0的电阻”或“电阻0”是指第一电阻102a，其位于第一列(COLO)中，沿着电阻102的第 一行(ROWO)在低参考电压节点VREFlqw和第二电阻10 (即标号为1的电阻)之间。每个单个电阻10 在电阻抽头节点103处连接到相邻的单个电阻102a，其中在 本文中，电阻抽头节点103可称作“电阻抽头节点”、“电阻抽头”或“抽头”。开关105也位 于各个电阻抽头节点103处，其中开关105可以是本领域公知的晶体管，例如传输FET(pass FET)。每个开关105都连接到电阻抽头103，且将抽头103可操作的连接到子DAC电压线 106，以便将位于低参考电压节点VREFot和所述开关105之间的电阻10 上的电压施加到 子DAC电压线106。这个电压叫做“子DAC电压”，且在本文中可称作“电阻串电压”。在一 个示例性实施例中，当闭合位于电阻62处的开关105时，电阻0-61上的电阻串电压被施加 到R0W7的子DAC电压线106。根据各对应子DAC电压线106的相应行来标记位于各个子DAC电压线106处的电阻串电压或子DAC电压。例如，沿着R0W7的子DAC电压线106设置 的子DAC电压被标记为SUBDAC<7>。ROffO至R0W7的子DAC电压线106连接到一个8:1多路复用器130的输入，以便 提供子DAC电压SUBDAC<7:0>作为多路复用器130的多路复用器电压线120-127的输入 电压。多路复用器130包括八个多路复用器电压线120-127，其中每个多路复用器电压线 均对应于一行电阻120的子DAC电压线106。例如，多路复用器电压线120对应于ROWO的 子DAC电压线106，并接收子DAC电压SUBDAC<0>。此外，多路复用器电压线121、122、123、 124、125、126 禾口 127 分别对应于 ROffU R0W2, ROW3, ROW4, ROW5, R0W6 和 R0W7 的子 DAC 电压 线 106，且分别接收子 DAC 电压 SUBDACX 1>、SUBDAC<2>、SUBDAC<3>、SUBDAC<4>、SUBDAC<5>、 SUBDAC<6> 和 SUBDAC<7>。多路复用器130进一步包括八个开关131和一个电压输出节点132。每个开关131 均连接到一个多路复用器电压线，且当被选择时，将相应的多路复用器电压线上接收的子 DAC电压可操作地传送到多路复用器130的输出节点132，其中所传送的电压也是电路100 的输出电压V0UTDAC。例如，当闭合位于多路复用器电压线IM上的开关131时，在多路复用 器电压线IM上接收的子DAC电压SUBDAC<4>被传送到多路复用器130的输出节点132。 根据本实例，电路100的输出电压V0UTDAe是子DAC电压SUBDAC<4>。六位二进制数据作为输入数据DATA<5:0>被提供到电路100。输入数据的四个最 低有效位(LSB) DATA<3 0>输入到二进制-格雷码转换器110，且转换成三位格雷码编码数 据GRAY<2:0>。接着格雷编码数据GRAY<2:0>发送至LSB解码器112，并被解码以生成一组 一元LSB控制信号位LSB<7 0> (也称作LSB控制信号)，其中该组LSB控制信号位LSB<7 0> 是LSB解码器112的输出。电阻阵列102中的各个列C0L<7 0>分别连接到LSB解码器112 的相应的LSB控制信号位LSB<7:0>。例如，COLO连接到LSB控制信号位LSB<0>，并且连接 到位于COLO中的电阻102的开关105将通过LSB控制信号位LSB<0>来激活。此外，连接 到位于列C0L<1 7>中的电阻102的开关105分别通过各自的LSB控制信号位LSB<1 7>来 激活。每次，LSB控制信号位LSB<7:0>中仅有一个是激活的(响应于格雷编码数据 GRAY<2 0 ，且因此，该组LSB控制信号位LSB<7 0>可操作用于选择C0L<7 0>中的一列电 阻102并激活连接到位于所选择的列中的电阻102的相应电阻抽头103的开关105。因此， 该组LSB控制信号位LSB<7:0>决定闭合每个电阻行102中的八个开关105中的哪一个，使 得子MC电压仅来自连接到被该组LSB控制信号位LSB<7:0>选择的那一列中的开关105 的相应的电阻抽头103。表1提供了说明输入数据位DATA<3:0>、对应的3位格雷码GRAY<2:0>以及解码的 一元LSB控制信号位LSB<7:0>的真值表。因为格雷码是反射的，所以相同的格雷码值可表 示一个以上的输入数据值，并因此对应的一组一元LSB控制信号位LSB<7 0>可用于一个以 上的输入值。例如，如图1和表1中所说明的，第3电阻和第12电阻分别位于对应于控制 信号位LSB<3>的列C0L3的偶数行ROWO和奇数行ROWl中。但是，电阻3和12分别具有不 同的输入数据值0011和1100。然而，因为格雷码的反射特性，所以它们都具有相同的格雷 码值010，且因此，具有相同的LSB控制信号。所以，连接到位于C0L3中的所有电阻102的 开关105都通过LSB控制信号位LSB<3>激活，以便当LSB<3>的值是“1”时，闭合这些开关105，且分别从连接到位于C0L3中的电阻102(电阻3、12、19、28、35、44、51和60)的相应的 电阻抽头103接收子DAC电压SUBDAC<7:0>。因此，沿着一列电阻102设置的开关105响应 于单组LSB控制信号位，而无论所述开关105是位于偶数行还是位于奇数行。表 权利要求
1.一种电阻串数模转换器装置，包括电阻串，其设置在第一参考电压节点和第二参考电压节点之间的由列和行构成的阵列 中，该电阻串中的每个电阻都具有一个电阻抽头；开关，其连接到每个电阻抽头，每个行中的开关都可操作用于将该行中的电阻抽头连 接到多个电压线中的一个；转换器，其可操作用于接收输入数据的第一部分，并将所述输入数据的第一部分转换 成格雷码数据；第一解码器，其可操作用于接收所述格雷码数据，并生成第一控制信号，所述第一控制 信号可操作用于激活单个列中的开关；第二解码器，其可操作用于接收所述输入数据的第二部分，并生成第二控制信号；以及 第一多路复用器，其耦合到该多个电压线，且可操作用于响应于该第二控制信号来选 择该多个电压线中的一个，并从所选择的电压线输出第一输出电压。
2.如权利要求1所述的数模转换器装置，其中所述第一和第二解码器是二元到一元解 码器。
3.如权利要求1所述的数模转换器装置，其中所述输入数据位的所述第一和第二部分 重叠至少一位。
4.一种差分电阻串数模转换器装置，包括电阻串，其设置在第一参考电压节点和第二参考电压节点之间的由列和行构成的阵列 中，该电阻串中的每个电阻都具有一个电阻抽头；开关，其连接到每个电阻抽头，每个行中的开关都可操作用于将该行中的电阻抽头连 接到多个电压线中的一个；转换器，其可操作用于接收输入数据的第一部分，并将所述输入数据的第一部分转换 成格雷码数据；第一解码器，其可操作用于接收所述格雷码数据，并生成第一控制信号，所述第一控制 信号可操作用于激活单个列中的开关；第二解码器，其可操作用于接收所述输入数据的第二部分，并生成第二控制信号；以及 第一多路复用器，其耦合到该多个电压线，且可操作用于响应于该第二控制信号来选 择该多个电压线中的一个，并从所选择的电压线输出第一输出电压；以及第二多路复用器，其耦合到该多个电压线，且可操作用于响应于该第二控制信号来选 择该多个电压线中的一个，并从所选择的电压线输出第二输出电压。
5.如权利要求4所述的数模转换器装置，其中所述第一输出电压是正差分输出电压。
6.如权利要求5所述的数模转换器装置，其中所述第二输出电压是负差分输出电压。
7.如权利要求6所述的数模转换器装置，其中所述正差分输出电压和负差分输出电压 是关于共模电压的反射。
8.如权利要求7所述的数模转换器装置，其中所述正差分输出电压和负差分输出电压 是互补的。
9.如权利要求4所述的数模转换器装置，其中所述第一和第二解码器是二元到一元解 码器。
10.如权利要求4所述的数模转换器装置，其中该多个电压线以第一顺序连接到该第一多路复用器，且该多个电压线以第二顺序连接到该第二多路复用器，其中该第二顺序与 该第一顺序相反。
11.如权利要求4所述的数模转换器装置，其中所述输入数据位的所述第一和第二部分重叠至少一位。
12.一种用于控制连接到以列和行的格式布置的电阻串中的抽头的多个抽头开关的方 法，所述方法包括 在所述电阻串上施加参考电压； 接收输入数据位；将所述输入数据位的第一部分转换成格雷码位；解码所述格雷码位以生成第一控制信号，所述第一控制信号可操作用于激活所述电阻 串中的一列中的抽头开关；在第一多路复用器处，从每个已激活的抽头开关接收电阻串电压； 解码所述输入数据位的第二部分以生成第二控制信号，所述第二控制信号可操作用于 激活所述第一多路复用器中的单个多路复用器开关；以及 从所述已激活的多路复用器开关输出第一电压。
13.如权利要求12所述的方法，其中所述输入数据位的所述第一和第二部分重叠至少一位。
14.如权利要求12所述的方法，其中所述电阻串是具有共模电压的差分电阻串。
15.如权利要求14所述的方法，所述方法进一步包括在第二多路复用器处，从每个已激活的抽头开关接收所述电阻串电压； 其中所述第二控制信号进一步可操作用于激活所述第二多路复用器中的一个不同的 单个多路复用器开关；以及从所述已激活的不同的单个多路复用器开关输出第二电压。
16.如权利要求15所述的方法，其中所述第一和第二电压是关于差分电阻串的共模电 压反射的差分输出电压。
17.一种用于控制以列和行的格式布置的电阻串中的多个抽头的方法，所述方法包括在所述电阻串上施加参考电压； 接收输入数据位；将所述输入数据位的第一部分转换成格雷码位；解码所述格雷码位以生成第一控制信号，所述第一控制信号可操作用于选择一列抽头；在第一多路复用器处，从所选择的列中的每个抽头接收一个电阻串电压； 解码所述输入数据位的第二部分以生成第二控制信号，所述第二控制信号可操作用于 选择所述第一多路复用器处接收的电阻串电压中的一个电阻串电压；以及 输出所选择的电阻串电压作为第一输出电压。
18.如权利要求17所述的方法，其中所述输入数据位的所述第一和第二部分重叠至少一位。
19.如权利要求17所述的方法，其中所述电阻串是具有共模电压的差分电阻串。
20.如权利要求19所述的方法，所述方法进一步包括 在第二多路复用器处，从每个抽头接收所述电阻串电压；其中所述第二控制信号进一步可操作用于选择所述第二多路复用器处接收的一个电 阻串电压；以及输出在所述第二多路复用器处选择的电阻串电压作为第二输出电压。
21.如权利要求20所述的方法，其中所述第一和第二输出电压是关于差分电阻串的共 模电压反射的差分输出电压。
全文摘要
本发明公开了利用格雷码简化数模转换器电路的装置和方法。为了实现高分辨率电阻串DAC，将电阻串放置在一个由列和行构成的阵列中，每个电阻抽头都连接到开关网络，且解码器用于选择要被闭合的开关，以便子DAC电压来自于连接到所选择的开关的电阻抽头。来自电阻串的每个行的电压被馈送给多路复用器，其中所述多路复用器产生一个输出电压。公开了一种用格雷码的反射特性来实现DAC设计的方法和装置，以便电阻串的一个列中的所有开关可以仅用一个控制信号来控制，由此降低了电路的额外布线成本、表面面积和动态功率消耗。
文档编号H03M1/76GK102118172SQ20091100020
公开日2011年7月6日 申请日期2009年12月31日 优先权日2009年12月31日
发明者张宇星, 袁媛, 赵建华 申请人:意法半导体研发(上海)有限公司