锁相环相位差调节装置制造方法
【专利摘要】本发明提供了一种锁相环相位差调节装置，包括相位差检测模块，锁相环输入时钟和输出时钟连接到相位差检测模块的输入端，用于检测所述输入时钟和输出时钟的相位差；数据处理模块，连接所述相位差检测模块，将检测出的所述相位差数据按比例换算输出数据DAC_data；数模转换模块，连接所述数据处理模块，并将所述DAC_data作为输入数据，转换为输出电流，作为所述锁相环环路滤波器的输入。本发明与现有锁相环配合使用，可在锁相环未失锁的情况下动态调整输入、输出时钟之间的相位，提高同步性。
【专利说明】锁相环相位差调节装置
【技术领域】
[0001]本发明涉及通信中的信号处理技术，尤其涉及锁相环相位差调节的装置。
【背景技术】
[0002]锁相环被广泛应用于广播通信、频率合成、自动控制及时钟同步等【技术领域】。由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器(VCO)的控制电压Uc。Uc作用于压控振荡器的结果是使锁相环的输出时钟和输入时钟相位差恒定，从而环路被锁定，称为入锁。在普通的锁相环中，每次入锁时，输入时钟与输出时钟的相位差是不可控的，入锁后相位差保持不变。 [0003]锁相环输入时钟和输出时钟之间的相位差大小是锁相环的一个重要技术指标。在目前技术下，普通锁相环输入、输出之间的相位差较大，远不能满足实际应用中的相位差要求。另外，目前普通的锁相环只有在失锁的情况下才会启动相位调整，在未失锁情况下不能动态调整，而对于很多使用锁相环的产品来说，失锁会影响产品的正常工作，是不能接受的。这直接影响了锁相环在众多同步性要求较高的领域的应用。
【发明内容】
[0004]本发明的目的是提供一种锁相环相位差调节装置，与现有锁相环配合使用，可在锁相环未失锁的情况下调整输入、输出时钟之间的相位差，可以将相位差调整到80ps以内，提闻同步性。
[0005]为了解决上述技术问题，本发明采用了如下技术手段:一种锁相环相位差调节装置，包括相位差检测模块，锁相环输入时钟和输出时钟连接到相位差检测模块的输入端，用于检测所述输入时钟和输出时钟的相位差；
[0006]数据处理模块，连接所述相位差检测模块,将检测出的所述相位差数据按比例换算输出数据DAC_data ；
[0007]数模转换模块，连接所述数据处理模块，并将所述DAC_data作为输入数据，转换为输出电流，作为所述锁相环环路滤波器的输入。
[0008]进一步的，所述相位差检测模块由η个并列数据输出通道组成一个进位链，η为自然数。
[0009]进一步的，所述每一路数据输出通道包括一个进位复用器MUXCY和一个D触发器。
[0010]进一步的，所述η的取值范围为:η≥1/f, * At，其中为锁相环的输出时钟的频率，Λ t为MUXCY的输入和输出之间的延时。
[0011]本发明由于采用以上所述技术方案，所述锁相环相位差调节装置可以与形式各异的锁相环配合使用，不需要改动原有锁相环的架构；而且该装置可以在锁相环未失锁的情况下，动态调整锁相环输入时钟和输出时钟之间的相位，有效防止锁相环失锁情况的出现，并有效提闻锁相环输入时钟与输出时钟之间的同步性。【专利附图】
【附图说明】
[0012]本发明的锁相环相位差调节装置由以下的实施例及附图详细给出。
[0013]图1为本发明实施例锁相环相位差调节装置与锁相环的系统结构图；
[0014]图2为本发明实施例锁相环相位差调节装置结构示意图；
[0015]图3本发明实施例中相位检测模块结构示意图。
【具体实施方式】
[0016]以下将对本发明的锁相环相位差调节装置作进一步的详细描述。
[0017]如图1所示，包括了锁相环10与锁相环相位差调节装置20。
[0018]锁相环10还包含了鉴相器11、环路滤波器12、压控振荡器13，以及分频器14。鉴相器11用来鉴别输入信号与输出信号之间的相位差，并输出误差电压。误差电压中的噪声和干扰成分被环路滤波器12滤除，形成压控振荡器13的控制电压。控制电压作用于压控振荡器13的结果是把它的输出时钟通过分频器14拉向环路滤波器12输入时钟，当二者相位差固定时，环路被锁定，称为入锁。
[0019]如图2a所示，所述相位差调节装置20还包括相位差检测模块21，锁相环10输入时钟Tin和输出时钟Tout连接到相位差检测模块21的输入端，用于检测所述输入时钟Tin和输出时钟Tout的相位差。
[0020]如图3所示，在所述相位差检测模块21中，将所述锁相环10的输出时钟的频率作为所述相位差检测模块21的Tout将所述锁相环10的输入时钟的频率作为所述相位差检测模块21的Tin;所述相位差检测模块21由η个并列的数据输出通道Dn组成，所述数据输出通道Dn包括进位复用器MUXCY和一个D触发器组成。所述相位差检测模块21在Tout的上升沿去采集Tin经过I至η个复用器延时后的η个信号C[I]~C[η]，得到η位相位差数据D[l]~D[n]。其中η为自然数，其取值范围为:n ^ 1/f, * Λ t，为锁相环的输出时钟的频率，At为MUXCY的输入和输出之间的延时。Tout到各个D触发器的走线延时很小，近似为Ops，Tin到第η个MUXCY的延时为At * η。当D[m_l] = I并且D[m] =0时，可以判定用Tout的上升沿采集到了 Tin的上升沿，由此可以算出Tout的上升沿滞后于Tin的上升沿 m * Δ t,m ?.At 就是相位差。目前主流 FPGA (Field-Programmable Gate Array,即现场可编程门阵列)中的MUXCY的Λ t都小于40ps，最后Tout与Tin相位差检测精度为2 * At，即相位差可以调节到80ps以内。
[0021]数据处理模块22，连接所述相位差检测模块21，将检测出的所述相位差m * At按比例换算输出数据DAC_data ;所述比例由DAC(数模转换器)及所述压控振荡器13的参数决定。
[0022]数模转换模块23，连接所述数据处理模块22，并将所述DAC_data作为输入信号，转换为输出电流lout，作为所述锁相环环路滤波器的输入。
[0023]如图2b所示，在不同的实施例中，数模转换模块23根据实际需要可以将输入信号转换为输出电压Uout，在所述数模转换模块23再连接一个电压/电流转换电路24，输出电流lout，作为所述锁相环环路滤波器的输入。
[0024]在本发明中，锁相环相位差调节装置20可以通过以上方式连接到所述锁相环10上，因此，不需要改动或破坏原有锁相环的架构；另一方面，通过锁相环相位差调节装置20动态调整相位差，实现了更好的同步。
[0025]由于以上仅为本发明的较佳实施例，本发明的保护范围不应受此限制，即凡是依本发明的权利要求书及本发明说明书内容所作的简单的等效变化与修饰，均应仍属本发明专利涵盖的范围内。
【权利要求】
1.一种锁相环相位差调节装置，包括锁相环输入时钟和输出时钟，其特征在于还包括: 相位差检测模块，所述锁相环输入时钟和输出时钟连接到相位差检测模块的输入端，用于检测所述输入时钟和输出时钟的相位差； 数据处理模块，连接所述相位差检测模块，将检测出的所述相位差数据按比例换算输出数据DAC_data ； 数模转换模块，连接所述数据处理模块，并将所述DAC_data作为输入数据，转换为输出电流，作为所述锁相环环路滤波器的输入。
2.如权利要求1所述的锁相环相位差调节装置，其特征在于，所述相位差检测模块由η个并列数据输出通道组成一个进位链，η为自然数。
3.如权利要求2所述的锁相环相位差调节装置，其特征在于，所述每一路数据输出通道包括一个进位复用器MUXCY和一个D触发器。
4.如权利要求3所述的锁相环相位差调节装置，其特征在于，所述η的取值范围为:η≥1/f1*Δt，其中为锁相环的输出时钟的频率，Δt为所述MUXCY的输入和输出之间的延时。
【文档编号】H03L7/08GK103580681SQ201210269962
【公开日】2014年2月12日 申请日期:2012年7月31日 优先权日:2012年7月31日
【发明者】李接亮 申请人:上海联影医疗科技有限公司