专利名称：一种正交编码脉冲解码电路的制作方法
技术领域：
本实用新型属于数字电子技术领域，涉及一种正交编码脉冲解码电路。
背景技术：
电机是依据电磁感应定律实现电能转换或传递的一种电磁装置。它的主要作用是产生驱动转矩，作为用电器或各种机械的动力源。电机在我们生活中运用的非常多，如电动工具、家电及其它通用小型机械设备等，这些都给我们的生活带来很多的便利。现如今有很多具有电机的装置需要对电机进行转速转向的判断，电机的测速一般都采用旋转编码器进行采样，另外，一些数字化设备如家电、音响、仪器仪表、工业设备等，也采用旋转编码器来代替传统的电位器以实现输入量的数字化，其原理跟电机使用旋转编码器测速基本相同。·[0004]旋转编码器是用来测量转速的装置，光电式旋转编码器通过光电转换，可将输出轴的角位移、角速度等机械量转换成相应的电脉冲以数字量输出。它分为单路输出和双路输出两种，单路输出是指旋转编码器的输出是一组脉冲，而双路输出的旋转编码器输出两组相位差90度的脉冲。生产生活中，一般采用的旋转编码器是双路输出的正交旋转编码器。正交旋转编码器产生的脉冲信号为相位相差90度的两个脉冲信号，并且当旋转方向不同时，脉冲信号的次序正好相反，由于没有专门一种价格低廉且简单实用的旋转编码器解码芯片用于处理编码器产生的正交编码脉冲，只能用微处理器对转动量及方向进行处理。微处理器根据脉冲信号的先后顺序进行方向判断，再通过计数或者计时方式来计算转速，由于微处理器同时要进行两个操作才可以判断转速转向，势必会多占用后续微处理器的处理资源并且时间开销会比较长。
发明内容本实用新型针对现有的技术存在上述问题，提出了一种正交编码脉冲解码电路，该正交编码脉冲解码电路能够对旋转编码器产生的正交编码脉冲信号进行解码，将其分解成独立的正转脉冲或反转脉冲信号，节省后续操作。本实用新型通过下列技术方案来实现一种正交编码脉冲解码电路，其特征在于，本装置包括两路D触发器，所述的每路D触发器的反向输出端连接该同一路D触发器的数据输入端，所述的两路D触发器的输出端分别连接有用于限制两路D触发器接收到脉冲信号后其中一路D触发器不再产生触发信号的限制单元，所述的限制单元的输入端连接用于接收两路正交编码脉冲信号的两路D触发器的时钟输入端，且所述的限制单元的输出端分别连接两路D触发器复位端。两路D触发器的时钟输入端接收两路正交编码脉冲信号，限制单元同时接收两路正交编码脉冲信号。两路D触发器的置位端和复位端同时为低电平时不影响输入信号在两路D触发器的触发，当接收的脉冲信号满足触发条件时，两路D触发器根据数据输入端的输入信号来决定发出的触发脉冲信号，数据输入端接收两路D触发器的反向输出端发送的输出信号，两路D触发器反向输出端与两路D触发器的输出端输出信号相反，则两路D触发器输出端输出的触发信号是两路D触发器数据输入端的前一个状态的信号。由于两路正交编码脉冲信号具有先后的顺序，两路D触发器先接收到脉冲信号的一路会被触发并发出脉冲信号，限制单元分别接收先被触发的一路D触发器发出的脉冲信号和两路正交编码脉冲信号，经过处理输出限制信号给另一路D触发器使该路D触发器不再触发并产生脉冲信号。在上述 的正交编码脉冲解码电路中，所述的两路D触发器包括独立的D触发器一和D触发器二，所述的每路D触发器设有置位端、复位端、时钟输入端、数据输入端、输出端和反向输出端，所述的每路D触发器的反向输出端连接本身的数据输入端，所述的每路D触发器的时钟输入端分别连接用于发出正交编码脉冲信号的正交旋转编码器的输出端。两路D触发器分别接收两路正交编码脉冲信号，再分别对这两路信号进行触发。D触发器的触发条件和输出的触发信号分别由本身的时钟输入端和数据输入端的输入信号决定。在上述的正交编码脉冲解码电路中，所述的限制单元包括限制支路一，所述的限制支路一包括或非门和或门一，所述的或非门的输入端分别连接D触发器一和D触发器二的时钟输入端，所述的或非门的输出端连接或门一的输入端，所述的或门一的另一输入端连接D触发器一的输出端，所述或门一的输出端连接D触发器二的复位端。或非门通过两路D触发器的时钟输入端接收两路正交编码脉冲信号，经过判断之后发送信号给或门一，同时或门一接收D触发器一发送的信号，或门一经过判断之后输出信号给D触发器二，使D触发器二不再进行触发或者不影响D触发器二工作。在上述的正交编码脉冲解码电路中，所述的限制单元还包括限制支路二，所述的限制支路二包括或非门和或门二，所述的或非门的输出端连接或门二的输入端，所述的或门二的另一输入端连接D触发器二的输出端，所述的或门二的输出端连接D触发器一的复位端。或非门通过两路D触发器的时钟输入端接收两路正交编码脉冲信号，经过判断之后发送信号给或门二，同时或门二接收D触发器二发送的信号，或门二经过判断之后输出信号给D触发器一，使D触发器一不再进行触发或者不影响D触发器一工作。 在上述的正交编码脉冲解码电路中，所述D触发器一和D触发器二的置位端接地。两路D触发器在置位端和复位端都为低电平时，不影响D触发器的触发。置位端接地表示输入为低电平。在上述的正交编码脉冲解码电路中，所述的D触发器一和D触发器二的输出端还分别连接设有正向旋转信号管脚和反向旋转信号管脚的微处理器。微处理器可以通过设有正向旋转信号管脚和反向信号管脚，直接得出旋转脉冲信号的方向。节省处理资源和时间开销。与现有技术相比，本正交编码脉冲解码电路具有以下优点I、本实用新型将正交编码脉冲信号进行解码，使其分解成独立的正转脉冲或反转脉冲信号。节省微处理器的处理资源和时间开销。2、本实用新型通过运用几个逻辑门电路和触发器完成对正交编码脉冲信号的解码，结构简单实用效果好。3、本实用新型在目前没有价格低廉的仅用于对正交编码脉冲信号的解码专用集成电路芯片的情况下，是性价比较高、实用性好的解码电路。
[0017]图I是本实用新型的结构示意图。图2是本实用新型中Ia脉冲信号先于Ib脉冲信号时的真值表。图3是本实用新型中Ib脉冲信号先于Ia脉冲信号时的真值表。图中，I、正交旋转编码器；2、微处理器；3、D触发器一 ；4、D触发器二 ；5、或非门；
6、或门一 ；7、或门二。
具体实施方式
以下是本实用新型的具体实施例并结合附图，对本实用新型的技术方案作进一步的描述，但本实用新型并不限于这些实施例。如图I、图2和图3所示，本正交编码脉冲解码电路，包括两路D触发器，每路D触发器的反向输出端连接该同一路D触发器的数据输入端，两路D触发器的输出端分别连接有用于限制两路D触发器接收到脉冲信号后其中一路D触发器不再产生触发信号的限制单元，限制单元的输入端连接用于接收两路正交编码脉冲信号的两路D触发器的时钟输入端，且所述的限制单元的输出端分别连接D触发器复位端。上述两路D触发器包括独立的D触发器一 3和D触发器二 4，每路D触发器设有置位端、复位端、时钟输入端、数据输入端、输出端和反向输出端，每路D触发器的反向输出端连接本身的数据输入端，每路D触发器的时钟输入端分别连接用于发出正交编码脉冲信号的正交旋转编码器I的输出端。D触发器
一3的置位端SI和D触发器二 4的置位端S2接地。D触发器一 3的输出端Ql和D触发器
二4的输出端Q2还分别连接设有正向旋转信号管脚和反向信号管脚的微处理器2。上述两路D触发器可以为型号4013的两路D触发器或其它功能相同的多路D触发器芯片。4013两路D触发器当复位端为高电平、置位端为低电平时，无论数据输入端和时钟输入端为什么状态，输出端输出一定为低电平。当置位端为高电平、复位端为低电平时时，输出端输出一定为高电平。当复位端、置位端均为低电平时，输出端在时钟输入端有脉冲上升沿到来时动作,输出端输出的电平由数据输入端决定，即若数据输入端输入为高电平则输出端输出也为高电平，若数据输入端输入为低电平则输出端输出也为低电平。限制单元包括限制支路一和限制支路二。限制支路一包括或非门5和或门一 6，或非门5的输入端分别连接D触发器一 3的时钟输入端CLKl和D触发器二 4的时钟输入端CLK2,或非门5的输出端连接或门一 6的输入端,或门一 6的另一输入端连接D触发器一 3的输出端Q1，或门一 6的输出端连接D触发器二 4的复位端R2。限制支路二包括或非门5和或门二 7，或非门5的输出端连接或门二 7的输入端，或门二 7的另一输入端连接D触发器二 4的输出端Q2，或门二 7的输出端连接D触发器一 3的复位端Rl。正交旋转编码器I产生两路相位相差90度的脉冲信号并且当旋转方向不同时，脉冲信号的次序正好相反，正交旋转编码器I输出两路脉冲信号分别为Ia和Ib脉冲信号。D触发器一 3的时钟输入端CLKl和D触发器二 4的时钟输入端CLK2分别接收Ia和Ib脉冲信号，同时或非门5的输入端分别接收Ia和Ib脉冲信号。或非门5只有在输入端都输入低电平时或非门5输出高电平，因此在Ia和Ib脉冲信号为低电平时，则或非门5输出高电平给或门一 6和或门二 7，或门只有在两路输入端都输入低电平时输出低电平，因此无论D触发器一 3的输出端Ql与D触发器二 4的输出端Q2输出是高电平或者低电平,或门一 6和或门二 7都会输出高电平分别给D触发器一 3的复位端Rl和D触发器二 4的复位端R2。D触发器一 3的输出端Ql和D触发器二 4的输出端Q2输出低电平，则D触发器一 3的反向输出端Q I和D触发器二 4的反向输出端Q2输出高电平分别给D触发器一 3的数据输入端Dl和D触发器二 4的数据输入端D2。当Ia脉冲信号先于Ib脉冲信号时，D触发器一 3的时钟输入端CLKl先接收到脉冲信号的上升沿时D触发器一 3开始触发，同时或非门5也从高电平变为低电平，此时D触发器二 4还只接收到低电平并输出低电平，或门二 7接收到两路低电平且输出低电平给D触发器一 3的复位端Rl，此时D触发器一 3的复位端Rl和D触发器一 3的置位端SI都为低电平不影响脉冲信号对D触发器一 3的触发。在上升沿时D触发器一 3的输出端Ql输出信号由D触发器一 3的数据输入端Dl输入的信号决定,且D触发器一 3的数据输入端Dl接收D触发器一 3的反向输出端Q I发送的输出信号，D触发器一 3的反向输出端Q I与D触发器一 3的输出端Ql输出信号相反，则D触发器一 3的输出端Ql输出的触发信号是D触发 器一 3的数据输入端Dl的前一个状态的信号。此时D触发器一 3的输出端Ql输出的信号由低电平变成高电平。由于D触发器一 3只有在D触发器一 3的时钟输入端CLKl接收到上升沿信号时进行触发，则D触发器一 3的输出端Ql —直输出高电平直到下一次接收到上升沿信号或者Rl接收到高电平信号。D触发器一 3输出的高电平分别给微处理器2的正向旋转信号管脚和或门一 6，或门一6接收一路高电平和一路低电平判断后发送高电平给D触发器二 4的复位端R2，使D触发器二 4接收到Ib脉冲信号的上升沿也不进行触发。因此微处理器2的正向旋转信号管脚接收到高电平就可以知道目前电机旋转的方向为正向方向。当Ib脉冲信号先于Ia脉冲信号时，D触发器二 4的时钟输入端CLK2先接收到脉冲信号的上升沿时D触发器二 4开始触发，同时或非门5也从高电平变为低电平，此时D触发器一 3还只接收到低电平并输出低电平，或门一 6接收到两路低电平且输出低电平给D触发器二 4的复位端R2，此时D触发器二 4的复位端R2和D触发器二 4的置位端S2都为低电平不影响脉冲信号对D触发器二 4的触发。在上升沿时D触发器二 4的输出端Q2输出信号由D触发器二 4的数据输入端D2输入的信号决定，且D触发器二 4的数据输入端D2接收D触发器二 4的反向输出端Q2发送的输出信号，D触发器二 4的反向输出端Q 2与D触发器二 4的输出端Q2输出信号相反,则D触发器二 4的输出端Q2输出的触发信号是D触发器二 4的数据输入端D2的前一个状态的信号。此时D触发器二 4的输出端Q2输出的信号由低电平变成高电平。由于D触发器二 4只有在D触发器二 4的时钟输入端CLK2接收到上升沿信号时进行触发，则D触发器二 4的输出端Q2 —直输出高电平直到下一次接收到上升沿信号或者R2接收到高电平信号。D触发器二 4输出的高电平分别给微处理器2的反向旋转信号管脚和或门二 7，或门二 7接收一路高电平和一路低电平判断处理后发送高电平给D触发器一 3的复位端R1，使D触发器一 3接收到Ia脉冲信号的上升沿也不进行触发。因此微处理器2的反向旋转信号管脚接收到高电平就可以知道目前电机旋转的方向为反向方向。结合图I、图2和图3，上述或非门5输出端输出的电平即为E点产生的电平，D触发器一 3的输出端Ql的输出电平即为F点产生的电平，D触发器一 3的数据输入端Dl的输入电平即为G点所产生的电平，或门一 6的输出端输出的电平即为H点所产生的电平，D触发器二 4的输出端Q2输出电平即为I点产生的电平，D触发器二 4的数据输入端D2的输入电平即为J点产生的电平，K点的电平即为或门二 7的输出端输出产生的电平。图2和图3中低电平由O表不闻电平由I表不。由图2和图3的真值表可以看出在Ia脉冲/[目号先于Ib脉冲信号时，D触发器一 3输出高电平给微处理器2，D触发器二 4不被触发只输出低电平，反之，Ib脉冲信号先于Ia脉冲信号时，D触发器二 4输出高电平给微处理器2,D触发器一 3不被触发只输出低电平。本文中所描述的具体实施例仅仅是对本实用新型精神作举例说明。本实用新型所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本实用新型的精神或者超越所附权利要求书所定义的范围。尽管本文较多地使用了正交旋转编码器I、微处理器2、D触发器一 3、D触发器二
4、或非门5、或门一 6、或门二 7等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本实用新型的本质；把它们解释成任何一种附加的限制都是与本实用新型精神相违背的。
权利要求1.一种正交编码脉冲解码电路，其特征在于，本装置包括两路D触发器，所述的每路D触发器的反向输出端连接该同一路D触发器的数据输入端，所述的两路D触发器的输出端分别连接有用于限制两路D触发器接收到脉冲信号后其中一路D触发器不再产生触发信号的限制单元，所述的限制单元的输入端连接用于接收两路正交编码脉冲信号的两路D触发器的时钟输入端，且所述的限制单元的输出端分别连接两路D触发器复位端。
2.根据权利要求I所述的正交编码脉冲解码电路，其特征在于，所述的两路D触发器包括独立的D触发器一(3)和D触发器二(4)，所述的每路D触发器设有置位端、复位端、时钟输入端、数据输入端、输出端和反向输出端，所述的每路D触发器的反向输出端连接本身的数据输入端，所述的每路D触发器的时钟输入端分别连接用于发出正交编码脉冲信号的正交旋转编码器(I)的输出端。
3.根据权利要求2所述的正交编码脉冲解码电路，其特征在于，所述的限制单元包括限制支路一，所述的限制支路一包括或非门(5)和或门一(6)，所述的或非门(5)的输入端分别连接D触发器一(3)和D触发器二(4)的时钟输入端，所述的或非门(5)的输出端连接或门一(6)的输入端，所述的或门一(6)的另一输入端连接D触发器一(3)的输出端,所述或门一(6)的输出端连接D触发器二(4)的复位端。
4.根据权利要求3所述的正交编码脉冲解码电路，其特征在于，所述的限制单元还包括限制支路二，所述的限制支路二包括或非门(5 )和或门二( 7 )，所述的或非门(5 )的输出端连接或门二(7)的输入端，所述的或门二(7)的另一输入端连接D触发器二(4)的输出端，所述的或门二(7)的输出端连接D触发器一(3)的复位端。
5.根据权利要求2或3或4所述的正交编码脉冲解码电路，其特征在于，所述D触发器一(3)和D触发器二(4)的置位端接地。
6.根据权利要求5所述的正交编码脉冲解码电路，其特征在于，所述的D触发器一(3)和D触发器二(4)的输出端还分别连接设有正向旋转信号管脚和反向旋转信号管脚的微处理器(2)。
专利摘要本实用新型提供了一种正交编码脉冲解码电路，属于数字电子技术领域。它解决了现有技术中处理器对正交编码脉冲信号进行两个操作才可以判断电机转速转向的问题。本装置包括两路D触发器，每路D触发器的反向输出端连接该同一路D触发器的数据输入端，两路D触发器的输出端分别连接有用于限制两路D触发器接收到脉冲信号后其中一路D触发器不再产生触发信号的限制单元，限制单元的输入端连接用于接收两路正交编码脉冲信号的两路D触发器的时钟输入端，且所述的限制单元的输出端分别连接两路D触发器复位端。本装置能够将正交编码脉冲信号分解成独立的正转脉冲或反转脉冲信号，节省处理器的操作时间。
文档编号H03M7/30GK202798678SQ201220455980
公开日2013年3月13日 申请日期2012年9月8日 优先权日2012年9月8日
发明者李龙祥 申请人:浙江颐顿机电有限公司