非易失性闩锁电路及非易失性触发电路的制作方法

专利名称：非易失性闩锁电路及非易失性触发电路的制作方法
技术领域：
本发明涉及非易失性闩锁电路(latch circuit)及非易失性触发电路(flip-flopcircuit)。尤其涉及如下的非易失性数字信号处理装置即使切断电源供给，通过从保持有切断前的状态的非易失性闩锁电路的状态恢复，能够将信号处理的状态恢复为电源切断
N / .刖。
背景技术：
在电子产品中，使用由数字电路构成的大量微型计算机(微机)和逻辑LSI。 在微机和LSI等数字电路中，使用闩锁电路或寄存器电路，该闩锁电路在信号处理路径上暂时保持中途的处理内容的数字信号，该寄存器电路存储触发信号这样的I位的数字信息(以下简略地一并称为闩锁电路)。闩锁电路保持数字信号中的高(H)或低(L)这2个状态。作为这种最简单的电路构成，能够举出将2个反演电路(inverter circuit)成对地组合，并相互交叉连接的电路构成(反演电路对)。此外,还能够举出将2个NAND电路或NOR电路成对地组合，并相互交叉连接的置位复位触发器(SR-FF)电路，以及将多个该SR-FF电路组合而通过时钟边缘同步来更新输出的逻辑状态的边缘触发型D触发器(D-FF)电路等。这些电路是众所周知的技术，所以省略详细的说明，这些电路的动作速度是由晶体管的导通及截止时间决定的。特别地，在上述由反演电路对构成的闩锁电路的例中，动作速度仅受到由 4 个 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)构成的C-MOS (Comp I ementary-MOS )电路的开关速度的制约，所以能够实现纳秒级的电路动作。但是，向这些闩锁电路供给的电源一旦切断，则其状态不被保持而失去。如果是无论电源的开断状态都存储逻辑电路的所有闩锁电路的逻辑状态的非易失性闩锁电路，则电源再次接入时，能够迅速地恢复为电源切断紧之前的状态。由此，即使用户对电子制品执行切断电源这一行为，在电源的再次接入时，也能够完全恢复为以前的状态，不会暂时返回初期状态，而能够进行连续的电路动作。此外，通过逐渐细微化的半导体工艺，LSI的节电化也同时进步，但是随着细微化，漏电流的抑制变得困难，仅靠工艺的细微化，LSI的节电化开始出现了极限。因此，研究了如下的方法以LSI内部的电路模块为单位，对于未使用模块电路，极细微地执行电源的接通/切断，从而实现节电化。但是，若切断电源，则该模块的逻辑状态失去，所以在需要连续的处理的电路模块中无法实施。对此，如果由上述的非易失性闩锁电路构成逻辑电路的所有寄存器和闩锁电路，则能够对应于这样的要求。但是，作为目前的现有技术中的非易失性闩锁电路向LSI的应用例，如同将浮动门型存储器元件(以下也称为闪存器)作为FPGA (Field-Programmable Gate Arrays)或FPLD (Field-Programmable Logic Devices)的程序记录存储器来利用那样,停留在向形成于与逻辑电路不同区域的存储器区域的应用。这是因为，闪存器的信息删除或写入需要μ S级或其以上的时间，无法使闪存器的动作周期与逻辑电路的动作周期同步。假设在逻辑电路内的闩锁电路中单独设置这些记录元件的情况下，即使各闩锁电路的动作结束，向记录元件的信息(闩锁电路的状态逻辑)的记录尚未结束，影响逻辑电路的高速动作性能。因此，为了确保逻辑电路的高速动作，需要如下的处理将闪存器与逻辑电路分开设置，在电源切断前将逻辑电路内的状态转送至闪存器，在该转送结束的阶段，将电源切断。但是，发生突然的电源切断的情况下，产生以下问题来不及将逻辑电路内的所有闩锁状态转送到存储器元件，从而无法记录。此外，闪存器的写入或删除所要求的电压与逻辑电路的电源电压相t匕，通常非常高。因此，无法通过逻辑电路的输出信号直接执行闪存器的写入动作。因此，闪存器的写入或删除电压除了从LSI外部供给或在LSI芯片的内部生成，还需要专用的驱动电路。进而，一般闪存器的制造工序变得复杂，因此如果想要将逻辑电路和闪存器形成在同一基板上，工序非常复杂化。此外，构成逻辑电路的晶体管的形成后，存在高温的热工序等，可能影响晶体管的性能。为了解决这样的课题，近年来，在构成非易失性的闩锁电路时，提出了以下的方案。
[第一以往例]首先，作为第一以往例，说明使用了专利文献I中记载的自旋阀型的存储器元件的非易失性R锁电路。自旋阀型存储器元件也称为MRAM (Magnetic Random AccessMemory)单元，是使用了电阻值随着磁化的方向变化的磁电阻效应(Magneto ResistiveEffect)的存储器元件。磁电阻效应中已知有异向磁电阻效应(Anisotropic Magnetoresistance :AMR)、巨大磁电阻效应(Giant Magneto resistance :GMR)、沟道磁电阻效应(Tunnel Magneto resistance TMR)等。图19A是第一以往例的非易失性闩锁电路的电路构成图，图19B是第一以往例的非易失性闩锁电路的动作时序图。图19A中记载的非易失性闩锁电路600由读出 闩锁电路601和写入电流生成电路602构成。读出·闩锁电路601具有由P型M0SFET621及η型M0SFET622构成的反演电路611、由 P 型 M0SFET623 及 η 型 M0SFET624 构成的反演电路 612、ρ 型 M0SFET625 及 626、η 型M0SFET627、磁电阻元件MTJO及MTJl。此外，写入电流生成电路602具有η型M0SFET628 632。在图19Α中，对IN端子输入数据信号，对IN横线端子输入对IN端子输入的数据的反转信号。在该状态下，如图19Β所示，若使DATAGET端子在规定的期间从“L”变化为“H”，则η型M0SFET632导通，在DWL中电流i以与输入数据对应的方向流过。由此，磁电阻元件MTJO及MTJl的电阻变化，根据输入数据，一方变化为高电阻状态，另一方变化为低电阻状态。然后，若使REFRESHN端子在规定的期间从“H”变化为“L”，则η型M0SFET627截止，P型M0SFET625及626导通。由此，节点nl和节点η2被暂时预充电为Vdd。然后，通过使REFRESHN端子再次返回“H”，n型M0SFET627导通，电流经由磁电阻元件MTJO及MTJl流向GND。通过该电流，节点nl及节点n2的电位逐渐接近GND电位。这时，磁电阻元件MTJO及MTJl中的电阻值较小的一方更快地放电，节点电位较快地降低。结果，由反演电路611及612的反演电路对的逻辑收敛，闩锁电路复原为与磁电阻元件MTJO及MTJl的电阻关系相对应的逻辑状态。这样，在专利文献I中，通过使用了磁电阻元件的非易失性闩锁电路600，能够在逻辑电路内单独地配置非易失性闩锁电路和触发电路，此外，能够进行磁电阻元件的高速重写，所以具有不会影响逻辑电路整体的动作速度的效果。此外，公开了在存储元件的重写等中，不需要与逻辑动作所需的电压不同的高电压。[第二以往例]接着，作为第二以往例，说明使用了非专利文献I中记载的ReRAM (ResistiveRAM)单元的非易失性闩锁电路。ReRAM单元是通过施加电应力(主要是电脉冲)，而电阻值变化的电阻变化元件。在非专利文献I中，公开了在银(Ag)电极和钼(Pt)电极之间加夹持有ZnCdS的电阻膜的元件。该以往例中的电阻变化元件通过从BE (Pt)电极向TE (Ag)电极流过电流这样的施加，并且若超过规定的电压电平则高电阻化，从TE电极向BE电极流过电流这样的施加，并且若超过规定的电压电平则低电阻化。通过将该元件如图20那样连接，构成非易失性闩锁电路。
图20是第二以往例的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路700具备电阻变化元件711及712。通常动作时的电阻变化元件711和电阻变化元件712必定被重置为高电阻状态。在通常动作时的闩锁动作中，将Vctrl上拉(pull up)至Vdd，即使BL或BL_B是GND电平或Vdd电平，由于电阻变化元件711及712已经处于高电阻状态，所以不发生电阻变化，执行通常的闩锁动作。接着，将闩锁电路的逻辑状态储存到电阻变化元件中的情况下，将Vctrl在规定的期间置为GND电平。由此，BL和BL_B中的、与“H”侧连接的电阻变化元件变化为低电阻状态。进而，作为低电阻状态存储的闩锁电路的逻辑信息，若将Vctrl上拉至Vdd，则处于低电阻状态一方的电阻变化元件与另一方相比，电位更快地上升，所以低电阻状态的电阻变化元件所连接的一方收敛为“H”，另一方收敛为“L”，逻辑信息复原。并且，为了返回通常的闩锁动作，若电阻变化元件处于低电阻状态则耗电増大，所以需要将Vctrl端子提升至比Vdd大的电位，将低电阻状态的电阻变化元件重置为高电阻状态。这样，根据非专利文献I的例，公开了仅追加电阻变化元件的2元件就实现了非易失性闩锁电路，完全不影响通常的闩锁动作的速度。[第三以往例]接着，作为第三以往例，说明使用了在专利文献2及专利文献3中举出的ReRAM单元的非易失性闩锁电路。图21是说明将第三以往例的非易失性闩锁电路状态存储到电阻变化元件中的方法的电路示意图。此外，图22是在第三以往例的非易失性闩锁电路中，从存储在电阻变化元件中的电阻状态恢复为原来的闩锁状态的方法的电路示意图。在第三在先例中，为了存储闩锁状态，2个电阻变化元件成对使用。图21中记载的非易失性闩锁电路800是如下的交叉耦合型的闩锁电路，即，反演电路821的输出端子与反演电路822的输入端子连接，反演电路822的输出端子与反演电路821的输入端子连接。此外，通过对开关电路(未图示)进行切换，电阻变化元件811和电阻变化元件812经由节点X及节点y连接。非易失性闩锁电路800的状态在节点X处于高电平、节点y处于低电平的情况下，在电阻变化元件811及812中朝向施加方向A所示的方向流过电流。这时，构成为电阻变化元件811的电阻值变化为高的状态(称为HR状态或简称为HR)，电阻变化元件812变化为比该HR状态的电阻值低的电阻状态(称为LR状态或简称为LR)。
非易失性闩锁电路800的状态在节点y处于高电平、节点X处于低电平的情况下，在电阻变化元件811及812中朝向施加方向B所示的方向流过电流。这时，构成为电阻变化元件811变化为LR状态，电阻变化元件812变化为HR状态，各个闩锁电路状态存储在电阻变化元件中。另一方面，通过对开关电路(未图示)进行切换，反演电路821及822的电源线如图22所示那样连接有电阻变化元件811及812。在该电路连接中，若同图所示的电源端子A从OV上升至电源电压VDD，则在电阻变化元件811为HR且电阻变化元件812为LR的情况下，流过反演电路821的电流变少，流过反演电路822的电流变多。由此，反演电路821的输出比反演电路822的输出更快地启动，所以将节点y置为高电平并且使节点X收敛为低电平，恢复原来的闩锁状态。此外，相反，在电阻变化元件811为LR且电阻变化元件812为HR的情况下，流过反演电路821的电流变多，流过反演电路822的电流变少。由此，反演电路822的输出比反演电路821的输出更快地启动，所以将节点X置为高电平，并且使节点y收敛为低电平，恢复原来的闩锁状态。这样，根据第三以往例的构成，通过开关电路将电阻变化元件从闩锁电路分离，完全不影响通常的闩锁动作的速度。此外，从电阻变化元件读取电阻状态、而恢复为原来的闩锁状态的情况的电压较小，恢复后不会对电阻变化元件施加电压的应力，所以能够较大地改善元件的耐性。此外，作为电阻变化元件的单元构造的特征，在专利文献4中公开了 通过电阻变化元件中含有的氧化物层为第一氧含有率的第一氧化物层和比该第一氧化物层的氧含有率高的第二氧化物层的层叠构造来构成，决定电压施加的方向和电阻变化的方向。此外，在专利文献5中公开了，电阻变化元件所使用的电极材料使用标准电极电位较高和较低的材料，决定电压施加的方向和电阻变化的方向。进而，在专利文献6中记载了，在需要电阻变化元件的稳定的电阻变化动作的情况下，将电阻变化元件和负载电阻串联连接，并在变化为LR状态时和变化为HR状态时，对负载电阻的负载特性进行切换，变化为LR状态时的负载电阻大于变化为HR状态时的负载电阻，在变化为LR状态时进行电流限制。在先技术文献专利文献专利文献I :日本特开2003-157671号公报专利文献2 :日本特开2008-85770号公报专利文献3 国际公开第2009-060625号专利文献4 国际公开第2008-149484号专利文献5 国际公开第2009-050833号专利文献6 :国际公开第2006-137111号非专利文献
非专利文献I :“Nonvolatile SRAM Cell”, IEEE 2006，1-4244-0439-8/06发明的概要发明所要解决的技术问题但是，在作为第一以往例举出的专利文献I的非易失性闩锁电路中，虽然将高速动作作为效果来叙述，但是从数据的输入到输出为止，不仅是MOSFET的开关延迟，还有向磁电阻元件的写入和读出动作，所以电路动作速度比通常的逻辑电路慢。进而，为了读出从元件写入的信息，产生OUT和作为其反转的OUT横线输出一起变为“H”电平这样的短时脉冲(glitch)。这样的短时脉冲在构成时钟同步的逻辑电路时，成为误动作的原因，并不优选。此外，需要作为数据的写入用控制信号的DATAGET和作为数据输出(读出)用控制信号的REFRESHN这2个控制线的时间分割控制，所以考虑DATAGET及REFRESHN动作的时间余裕的情况下，也成为阻碍高速动作的因素。并且，由于在每个闩锁动作中发生电阻变化元件的重写，所以可能导致对于电阻变化元件的重写耐性的寿命的劣化。此外，在作为第二以往例举出的非专利文献I的非易失性闩锁电路中，用于非易失性的电路要素对通常的闩锁动作完全没有影响，所以由晶体管的开关速度决定的高速动作是可能的。但是，为了存储闩锁电路的状态，不仅是向电阻变化元件的状态写入和从存储的电阻变化元件读出状态的恢复动作，还需要使电阻变化元件全部成为高电阻状态的重置动作。此外，在将数据输入线通过电阻变化元件上拉的构成中，为了插入全部闩锁电路的信号线而固定地流过电流，耗电可能增大。并且，为了一次对大量的闩锁电路执行重置动作，需要对处于低电阻状态的多个电阻变化元件施加电压而流过电流的强力的驱动电路。进而，在通常的闩锁动作中，与处于“L”电平的输入端子侧连接的电阻变化元件始终被施加Vdd的电压，持续施加极高的应力。一般来说，在电阻变化元件中，例如若继续施加高电阻化电压，则该电阻变化元件逐渐向高电阻变化。这样，即使接着对该电阻变化元件施加用于低电阻化的电压，也不会低电阻化，即产生所谓的电阻状态的压印(imprint)现象。进而，在作为第三以往例举出的专利文献2及专利文献3的闩锁电路中，需要将串联连接的2个电阻变化元件重写，所以作为施加电压，需要在使HR变化的电压上加上使LR变化的电压，产生闩锁电路的电源电压的増加、或电源生成电路的増加这样的缺点。此外，在恢复动作中，由于利用闩锁电路的电源接入的过渡响应，在同时进行多个闩锁电路的电源接入的情况下，电源电压紊乱，可能影响稳定的恢复动作。此外，根据电阻变化元件的种类不同，如专利文献6所示，尽管需要根据电阻变化元件的重写方向来进行电流限制，但是在使用电阻变化元件的非易失性闩锁电路中，在示出电阻变化动作中的电流限制的具体方案的在先例中没有公开。特别地，上述第三以往例的情况下，对串联连接的2个电阻变化元件中的、处于HR状态的电阻变化元件分配较多的电压。例如，若使图21中记载的电阻变化元件811为HR状态、使电阻变化元件812为LR状态，则最初对电阻变化元件811分配几乎全部电压成分。在此，若电阻变化元件811开始向LR状态变化，则伴随与此，对电阻变化元件812分配电压成分。但是，对电阻变化元件812分配电压成分的同时，电阻变化元件811的两端电压急速降低，到达通常的LR状态之前，有时电阻变化中断。即，从HR状态变化为LR状态时，虽然另一方的处于LR状态的电阻变化元件作为负载电阻动作，但是该另一方的负载电阻也变化，所以产生电阻变化不稳定的问题。综上所述,上述的以往例具有闩锁动作的高速化、电阻变化元件的长寿命化、动作电压的低电压化及稳定性的课题，都无法同时解决上述课题。

发明内容
本发明是鉴于上述课题而做出的，其目的在于，提供一种非易失性闩锁电路及非易失性触发电路，能够高速且高可靠性地执行稳定的闩锁状态的存储和复原。解决技术问题所采用的技术手段为了解决上述课题，本发明的一形态的非易失性闩锁电路具有第一逻辑反转电路；第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接；第一晶体管，具有第一端子、第二端子及第一控制端子，通过所述第一控制端子的电压，对所述第一端子和所述第二端子之间的导通状态进行控制；第二晶体管，具有第三端子、第四端子及第二控制端子，通过所述第二控制端子的电压，对所述第三端子和所述第四端子之间的 导通状态进行控制；以及电阻变化元件，是用第一及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造；所述第一晶体管的所述第一端子和所述电阻变化元件的所述第一电极经由第一节点连接，所述第二晶体管的所述第四端子和所述电阻变化元件的所述第二电极经由第二节点连接，所述第一逻辑反转电路的所述输出端子和所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子和所述第二晶体管的所述第三端子经由第四节点连接，所述电阻变化元件，在电流从所述第一电极向所述第二电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第一电压大的电压，从而向第一电阻状态推移，在电流从所述第二电极向所述第一电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第二电压大的电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移，在从所述第二电阻状态向所述第一电阻状态推移时流过所述电阻变化元件的第一电流的绝对值，t匕从所述第一电阻状态向所述第二电阻状态推移时流过所述电阻变化元件的第二电流的绝对值小。发明的效果根据本发明的构成，能够在逻辑电路内任意地配置非易失性闩锁电路和非易失性触发电路。此外，应用了本发明的非易失性闩锁电路和非易失性触发电路的逻辑电路整体的动作速度仅受到晶体管的开关性能的制约，完全不会由于非易失性功能追加而受到影响。此外，在作为非易失性闩锁电路和非易失性触发电路的存储元件的电阻变化元件中记录逻辑状态的信息时，不需要闪存器那样的较高的电压。


图I是表示具有本发明的实施方式I的非易失性闩锁电路的电阻变化元件的概略构成的一例的元件构成图。图2A是表示本发明的实施方式I的电阻变化元件的电流-电压特性的一例的图表。图2B是用于说明图2A中记载的电阻变化元件的电流_电压特性中的负电压特性的电压施加状态的图。图2C是用于说明图2A中记载的电阻变化元件的电流-电压特性中的正电压特性的电压施加状态的图。图3是本发明的实施方式I的非易失性闩锁电路的电路构成图。图4是本发明的实施方式I的非易失性闩锁电路的模块构成图。图5A是用于说明本发明的实施方式I的非易失性闩锁电路的状态存储(store)动作中的HR状态的写入的图。图5B是用于说明本发明的实施方式I的非易失性闩锁电路的状态存储(store)动作中的LR状态的写入的图。图6A是表示图2C的施加状态B中的向电阻变化元件的写入动作的电路图。图6B是表示图2B的施加状态A中的向电阻变化元件的写入动作的电路图。图7是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。图8是在本发明的实施方式I的非易失性闩锁电路中，根据存储在电阻变化元件中的电阻值恢复闩锁电路的逻辑状态的读出(恢复)动作时的模块构成图。
图9A是用于说明在本发明的实施方式I的非易失性闩锁电路中，电阻变化元件为HR状态、节点I为高电平、节点2为低电平时的读出动作的图。图9B是用于说明在本发明的实施方式I的非易失性闩锁电路中，电阻变化元件为HR状态、节点I为低电平、节点2为高电平时的读出动作的图。图9C是用于说明在本发明的实施方式I的非易失性闩锁电路中，电阻变化元件为LR状态、节点I为高电平、节点2为低电平时的读出动作的图。图9D是用于说明在本发明的实施方式I的非易失性闩锁电路中，电阻变化元件为LR状态、节点I为低电平、节点2为高电平时的读出动作的图。图10是表示本发明的实施方式I的变形例的非易失性闩锁电路的电路构成图。图IlA是节点4的布线电容C2比节点3的布线电容Cl大的构成中的、HR写入时及LR读出时的在电阻变化元件中产生的电压振幅的波形图。图IlB是节点4的布线电容C2比节点3的布线电容Cl小的构成中的、HR写入时及HR读出时的在电阻变化元件中产生的电压振幅的波形图。图IlC是不限于节点4的布线电容C2和节点3的布线电容Cl的大小关系的构成中的、LR写入时及LR读出时的在电阻变化元件中产生的电压振幅的波形图。图12是向从上部电极向下部电极的电流方向施加电压时，使用HR化的电阻变化元件的情况下的、抑制噪音的发生的布局图。图13是向从下部电极向上部电极的电流方向施加电压时，使用HR化的电阻变化元件的情况下的、抑制噪音的发生的布局图。图14是本发明的实施方式2的非易失性闩锁电路的电路构成图。图15A是表示向本发明的实施方式2的电阻变化元件的HR写入动作的电路图。图15B是表示向本发明的实施方式2的电阻变化元件的LR写入动作的电路图。图16是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。图17A是本发明的实施方式3的非易失性触发电路的电路构成图。图17B是表示本发明的实施方式3的非易失性触发电路的逻辑表的图。是图18A表示本发明的实施方式3的变形例的非易失性触发电路的电路构成图。图18B是表示本发明的实施方式3的变形例的非易失性触发电路的逻辑表的图。图19A是第一以往例的非易失性闩锁电路的电路构成图。图19B是第一以往例的非易失性闩锁电路的动作时序图。
图20是第二以往例的非易失性闩锁电路的电路构成图。图21是用于说明第三以往例的将闩锁电路的状态存储到电阻变化元件的方法的电路构成示意图。图22是用于说明在第三以往例的闩锁电路中，根据存储在电阻变化元件中的电阻状态恢复原来的闩锁状态的方法的电路构成图。
具体实施例方式前述的以往的非易失性闩锁电路都无法同时解决以下的课题。课题I :闩锁动作的动作速度无法与单体的闩锁电路同等程度地高速化。课题2 :由于对每个闩锁动作重写电阻变化元件，元件寿命变短。课题3 :未施加与适于重写和读出的电压值及时间对应的电压，元件寿命变短。·课题4:由于是将多个电阻变化元件串联连接的构成，重写电压无法低电压化。课题5 :没有在电阻变化时进行电流限制的构成，所以电阻变化不稳定。为了解决上述课题，本发明的一形态的非易失性闩锁电路的特征在于，具有第一逻辑反转电路；第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接；第一晶体管，具有第一端子、第二端子及第一控制端子，通过所述第一控制端子的电压，对所述第一端子和所述第二端子之间的导通状态进行控制；第二晶体管，具有第三端子、第四端子及第二控制端子，通过所述第二控制端子的电压，对所述第三端子和所述第四端子之间的导通状态进行控制；以及电阻变化元件，是用第一及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造；所述第一晶体管的所述第一端子和所述电阻变化元件的所述第一电极经由第一节点连接，所述第二晶体管的所述第四端子和所述电阻变化元件的所述第二电极经由第二节点连接，所述第一逻辑反转电路的所述输出端子和所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子和所述第二晶体管的所述第三端子经由第四节点连接，所述电阻变化元件，在电流从所述第一电极向所述第二电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第一电压大的电压，从而向第一电阻状态推移，在电流从所述第二电极向所述第一电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第二电压大的电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移，在从所述第二电阻状态向所述第一电阻状态推移时流过所述电阻变化元件的第一电流的绝对值，比从所述第一电阻状态向所述第二电阻状态推移时流过所述电阻变化元件的第二电流的绝对值小。根据这样的构成，通过将晶体管的控制端子例如设为接地电位，由逻辑反转电路构成的闩锁动作部和由晶体管及电阻变化元件构成的状态存储部被电切断，上述闩锁动作部能够与上述状态存储部独立地动作。因此，解决了前述的课题1，闩锁动作的动作速度能够与没有状态存储部的单体的闩锁电路同等程度地高速动作。此外，作为闩锁电路的逻辑状态，在第三节点(节点I)为高电平，第四节点(节点2 )为低电平，对控制端子施加写入电压而驱动电阻变化元件的情况下，第一晶体管作为电流限制元件动作。此外，在第三节点(节点I)为低电平，第四节点(节点2)为高电平，对控制端子施加写入电压而驱动电阻变化元件的情况下，第二晶体管作为电流限制元件动作。由此，解决了课题5。此外，通过上述控制端子能够自如地进行写入控制，所以不对每个闩锁动作重写电阻变化元件，在重写时仅施加需要的电压和时间，解决了前述的课题2及课题3，能够进行稳定的重写动作。进而，用于闩锁电路的逻辑状态的存储的电阻变化元件为I个，所以解决了前述的课题4，能够低电压化为与使用的电阻变化元件相对应的最小限的重写电压。此外，在优选的形态中，还具备加法放大电路，检测所述第一节点的电位和所述第二节点的电位的加法值，所述加法放大电路在所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，或者所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，将对所述第一控制端子及所述第二控制端子分别施加的电压分别作为第一写入电压及第二写入电压时，在对所述第一控制端子及所述第二控制端子分别施加绝对值比所述第一写入电压及所述第二写入电压小的读出电压的情况下，根据所述加法值，向所述第三节点或所述第四节点输出表示由所述第一及所述第二逻辑反转电路构成的闩锁动作部的逻辑状态的高电平的电压或低电平的电压，从而从存储在所述电阻变化元件中的电阻状态，恢复所述闩锁动作部的逻辑状态。由此，如第三以往例中所说明，从电阻变化元件的电阻状态复原为原来的闩锁状态时，不使用电源启动的不稳定的过渡期间，所以闩锁状态的恢复动作稳定。此外，将读出所需的、并且应力较小的低电压仅施加必要时间，所以也解决了前述的课题3中的读出时的课题，能够实现极稳定的复原动作。此外，在优选的形态中，具备写入电路，使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子施加第一写入电压，对所述第二控制端子施加绝对值比所述第一写入电压大的第二写入电压。 由此，将闩锁电路的逻辑状态写入电阻变化元件的情况下，在变化为作为第二电阻状态的HR状态时，第二晶体管作为电流限制元件动作，在变化为作为第一电阻状态的LR状态时，第一晶体管作为电流限制元件动作。即使第一晶体管的栅极宽度和第二晶体管的栅极宽度处于相等的关系，通过设为第一写入电压 < 第二写入电压的关系，能够防止电阻变化元件被写入为超过第二晶体管的驱动能力这样的异常的低电阻值。因此，能够使处于LR状态的电阻变化元件可靠地变化为HR状态。因此，使用晶体管的栅极宽度相同的晶体管也解决了前述的课题5，能够稳定地维持良好的电阻变化动作，提供存储动作的可靠性非常高的非易失性闩锁电路。此外，在优选的形态中，具备写入电路，在使所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子及所述第二控制端子施加第三写入电压，在从所述第一电阻状态向所述第二电阻状态推移时，对所述第一控制端子及所述第二控制端子施加绝对值比所述第三写入电压大的第四写入电压。由此，能够使用最小尺寸的晶体管来构成H锁电路。此外，在优选的形态中，具备写入电路，使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子及所述第二控制端子施加第五写入电压，所述第一晶体管的栅极宽度比所述第二晶体管的栅极宽度小。由此，使电阻变化元件从LR状态变化为HR状态时，第二晶体管作为负载电阻动作，此外，使电阻变化元件从HR状态变化为LR状态时，第一晶体管作为负载电阻动作。对第一控制端子及第二控制端子输入了相等的第五写入电压，但是根据栅极宽度的不同，第一晶体管的导通电阻比第二晶体管的导通电阻大。因此，能够防止电阻变化元件被写入为超过第二晶体管的驱动能力这样的异常的低电阻值。因此，能够使处于LR状态的电阻变化元件通过第二晶体管可靠地变化为HR状态。由此，通过仅一个控制线的控制，解决了前述的课题5，稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路。此外，在优选的形态中，在所述第一节点和接地端子之间连接电容性负载，以使与所述第一节点连接的电容性负载的值成为与所述第二节点连接的电容性负载的值以上。或者，与所述第二节点连接的布线的布线长度为与所述第一节点连接的布线的布线长度以下。由此，能够抑制HR状态的读出时的电阻变化元件的两端电压的波形逸出(overshoot)这样的噪音的发生。因此，避免了从HR状态向LR状态的误动作，实现了稳定 的逻辑状态的复原动作。此外，在优选的形态中，所述氧化物层包含由第一过渡金属构成的第一氧化物层和由第二过渡金属构成的第二氧化物层的层叠构造，所述第一氧化物层的氧缺乏度比所述第二氧化物层的氧缺乏度大，所述第二电极和所述第二氧化物层相接，所述第一电极和所述第一氧化物层相接。由此，通过向电流从第二电极流向第一电极的方向施加电压，电阻变化元件向相当于第一电阻值的高电阻状态迁移。相反，通过向电流从第一电极流向第二电极的方向施加电压，电阻变化元件向相当于比上述第一电阻值低的电阻值的低电阻状态迁移。此外，在优选的形态中，所述第一氧化物层是具有以TaOx(其中0.8< X < I. 9)表示的组成的钽氧化物层。此外，在优选的形态中，所述第二氧化物层是具有以TaOy (其中2. I < y)表示的组成的第二钽氧化物层。由此，为了追加非易失性的功能而追加的电阻变化元件由钽氧化物形成。Ta是以作为其氮化物的TaN或作为氧化物的Ta2O5等，已经在半导体工艺中应用的材料。钽氧化物能够在从室温到比较低温的处理中形成。即，在形成电阻变化元件的工序中，不存在具有较高处理温度的热工序，不会影响晶体管的性能。此外，不需要与逻辑电路区域分开地形成记录状态的存储器单元阵列区域。因此，将构成逻辑电路的晶体管形成在半导体基板上之后，能够将电阻变化元件形成在插塞接头的一部分的布线层上，所以不会影响逻辑电路中的集成化及细微化。此外，在优选的形态中，所述第二电极的材料的标准电极电位比所述第一电极的材料高。由此，将电阻变化元件写入为HR状态之后，即使为了恢复闩锁电路的状态而执行恢复动作，也不会发生使处于HR状态的电阻变化元件变为LR状态那样的噪音，能够提供数据保持的可靠性较高的非易失性闩锁电路。此外，本发明的一形态的非易失性触发电路是具备上述记载的非易失性闩锁电路的非易失性触发电路，其特征在于，所述第一及所述第二逻辑反转电路分别是具备至少2以上的输入端子的第一 NAND栅极电路及第二 NAND栅极电路，所述第一 NAND栅极电路的输出端子和所述第二NAND栅极电路的输入端子的I个经由所述第三节点连接，所述第二NAND栅极电路的输出端子和所述第一 NAND栅极电路的输入端子的I个经由所述第四节点连接，所述第一 NAND栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二 NAND栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。或者也可以是，本发明的一形态的非易失性触发电路是具备上述记载的非易失性闩锁电路的非易失性触发电路，所述第一及所述第二逻辑反转电路分别是具备至少2输入以上的输入端子的第一 NOR栅极电路及第二 NOR栅极电路，所述第一 NOR栅极电路的输出端子和所述第二 NOR栅极电路的输入端子的I个经由所述第三节点连接，所述第二 NOR栅极电路的输出端子和所述第一 NOR栅极电路的输入端子的I个经由所述第四节点连接，所
述第一 NOR栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二 NOR栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。根据这些构成，能够提供一种非易失性触发电路，解决了前述的课题I 5的全部，具有高速且高可靠性的数据保持能力，能够极稳定地记录及恢复触发电路的数据闩锁状态。以下，参照

本发明的实施方式。另外，以下的各实施方式所示的膜厚、电阻及电压等的数值只是作为具体例的一例，不限于这些数值。(实施方式I)[电阻变化元件的构成]首先，说明在本发明的非易失性闩锁电路及触发电路中使用的电阻变化元件。图I是表示具有本发明的实施方式I的非易失性闩锁电路的电阻变化元件的概略构成的一例的元件构成图。同图中记载的电阻变化元件500形成于包含一般的CMOS晶体管的半导体工艺构造上，例如使用半导体基板上的插塞层507连接。此外，通过源极/漏极区域506及栅极氧化膜层505在基板上构成MOS晶体管。电阻变化元件500具备作为第一电极的第一电极层501，形成在金属布线层508上；作为第二电极的第二电极层504 ;以及第一电阻变化层502及第二电阻变化层503，被第一电极层501及第二电极层504夹持。在本实施方式中，第一电阻变化层502是由第一过渡金属构成的氧缺乏型的第一氧化物层，例如是氧含有率较低的第一钽氧化物层。氧缺乏型的氧化物层的定义在后面叙述。此外，第二电阻变化层503是由第二过渡金属构成的第二氧化物层，例如是形成在上述第一钽氧化物层上的、氧含有率高于上述第一钽氧化物层的第二钽氧化物层。通过采用这样的构成，能够促进第二电阻变化层503内的氧化还原反应，稳定地发生电阻变化。另外，在图I中，在作为第二层的插塞层507中配置有电阻变化元件500，但是不限于此，可以根据半导体工艺来适当地变更为最佳的配置及形状，并且电阻变化元件的构造也可以变更层配置的顺序，或者为了改善层间的密接性而插入密接层等。第一电极层501及第二电极层504的材料例如使用Pt (钼)、Ir (铱)、Pd (钮)、W(钨)、Cu (铜)、A1 (铝)、TiN (氮化钛)、TaN (氮化钽)及TiAlN (氮化钛铝)等。
与第二电阻变化层503相接的第二电极层504的材料的标准电极电位优选为比构成第二电阻变化层503的过渡金属的标准电极电位高。此外，与第一电阻变化层502相接的第一电极层501的材料的标准电极电位优选为比第二电极层504的材料的标准电极电位小，并且比构成第一电阻变化层502的过渡金属的标准电极电位小。这是因为，标准电极电位的值越高则越不易被氧化，所以在与标准电极电位更高的电极相接的电阻变化层中，氧离子能够高效地参与氧化还原反应，能够得到稳定的电阻变化。在上述的电极材料中，标准电极电位比构成电阻变化层的过渡金属高的材料为Pt(钼)、Ir (铱)、Pd (钯)，作为第二电极层504的材料是优选的。

另外，在图I中，第一电极层501和第二电极层504构成为具有相同径的形状,但是不限于此，可以根据半导体工艺适当地采用最佳的形状。第一电阻变化层502及第二电阻变化层503的材料例如使用氧缺乏型的过渡金属氧化物(优选为氧缺乏型的钽氧化物)。氧缺乏型的过渡金属氧化物是指，与具有化学计量的组成的氧化物相比，氧的含有率(原子比氧原子数在总原子数中所占的比例)较少的氧化物。例如，过渡金属元素为钽(Ta)的情况下，化学计量的氧化物的组成为Ta2O5, Ta和O的原子数的比率(Ο/Ta)为2. 5。因此，在氧缺乏型的Ta氧化物中，Ta和O的原子比大于O且小于2. 5。作为过渡金属元素的种类，例如可以举出Fe (铁)、Zn (锌)、Cr (铬)、Ni (镍)、Ti (钛)、W、Hf (铪)等，化学计量的氧化物的组成根据各个元素的价数而不同。此外，构成第一电阻变化层502的第一过渡金属和构成第二电阻变化层503的第二过渡金属也可以相互不同。例如，作为第一电阻变化层502使用氧含有率较低的氧缺乏型的第一钽氧化物层(TaOx)的情况下，作为第二电阻变化层503可以使用例如钛氧化物层(Ti02)。这时，优选为构成第二电阻变化层503的第二氧化物层的电阻值比构成第一电阻变化层502的第一氧化物层的电阻值大。这时，优选为构成第二电阻变化层503的第二氧化物层的氧缺乏度比构成第一电阻变化层502的第一氧化物层的氧缺乏度小。在此，氧缺乏度是指，相对于化学计量的组成的氧缺乏的程度(比率)。例如，化学计量的组成的钽氧化物为Ta2O5,钛氧化物为Ti02。是指将它们设为氧缺乏度0%、将金属Ta及金属Ti设为氧缺乏度100%时的该氧化物层的氧缺乏度。一般来说，金属氧化物的氧缺乏度越小，电阻越高。此外，优选为构成第二电阻变化层503的过渡金属的标准电极电位比构成第一电阻变化层502的过渡金属的标准电极电位小。通过采用这样的构成，对第二电阻变化层503高效地施加电阻变化所需的电压，并且促进第二电阻变化层503内的氧化还原反应，能够更稳定地发生电阻变化。在本实施方式中，氧缺乏型的过渡金属氧化物优选为氧缺乏型的钽氧化物(以下记载为Ta氧化物)。更优选为，第一电阻变化层502是具有以TaOx (其中O < x < 2. 5)表示的组成的第一钽氧化物层，第二电阻变化层503是具有以TaOy (其中X < y)表示的组成的第二钽氧化物层，这2层形成层叠构造。另外，也可以适当地配置上述2层以外的其他层，例如氧含有率与第一及第二钽氧化物层不同的第三钽氧化物层或其他过渡金属氧化物层等，此外，也可以在上述2层中掺杂少量的杂质。在此，作为第一钽氧化物层的TaOx优选为满足O. 8彡X彡I. 9,作为第二钽氧化物层的TaOy优选为满足2. I彡y。此外,第一钽氧化物层的厚度优选为5nm以上50nm以下,而第二钽氧化物层的厚度优选为Inm以上8nm以下，第二钽氧化物层的厚度优选为比第一钽氧化物层薄。在以上那样构成的电阻变化元件500中，向电流从与第二电阻变化层503相接的第二电极层504流向与第一电阻变化层502相接的第一电极层501的方向，施加规定的第二电压，从而电阻变化元件向相当于第二电阻状态的高电阻状态(称为HR状态或HR)迁移。相反，通过向电流从第一电极层501流向第二电极层504的方向施加规定的第一电压，向相当于具有比上述第二电阻状态低的电阻值的第一电阻状态的低电阻状态(称为LR状态或LR)迁移。[电阻变化元件的电流-电压特性]接着，说明本实施方式的电阻变化元件的电流-电压特性。图2A是表示本发明的实施方式I的电阻变化元件的电流-电压特性的一例的图 表。此外，图2B是用于说明图2A中记载的电阻变化元件的电流-电压特性中的负电压特性的电压施加状态的图，图2C用于说明图2A中记载的电阻变化元件的电流-电压特性中的正电压特性的电压施加状态的图在。在图2B所示的施加状态A及图2C所示的施加状态B中，如图I所示，电阻变化元件500的第一电极层501和N型MOS晶体管都经由节点D串联地连接。此外，如图2B及图2C所示，N型MOS晶体管的基板接地到接地电平(GND)。并且，在施加状态A下，将节点B接地到GND，在对节点C的晶体管的栅极端子施加4V的状态下，使对节点A施加的脉冲电压(VP)以规定的梯度量増加及減少。将这时的脉冲电压和脉冲电流的量在图2A中作为负极性标记。另一方面，在施加状态B下，通过半导体开关等，将连接关系从施加状态A切换，从而将节点A接地到GND，在对节点C的晶体管的栅极端子同样施加了 4V的状态下，使对节点B施加的脉冲电压(VP)以规定的梯度量増加及減少。将这时的脉冲电压和脉冲电流的量在图2A中作为正极性标记。如图2A所示，本发明中使用的电阻变化元件在电流-电压特性中表现出磁滞特性。将电流从第二电极层504流向第一电极层501的施加作为正电压施加,将电流从第一电极层501流向第二电极层504的施加作为负电压施加定义的情况下，可知通过正电压施加来高电阻化，通过负电压施加来低电阻化。另外，通过正电压及负电压的哪一个极性的施加来高电阻化或低电阻化只是定义上的差异，对本发明来说并不重要。即，在本实施方式中使用的电阻变化元件如图2A所示，施加规定的电压电平以上，通过流过可变电阻层的电流的方向来决定电阻值増加还是減少。[非易失性闩锁电路的构成]接着，使用图3说明本发明的实施方式I的非易失性闩锁电路。图3是本发明的实施方式I的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路100具备电阻变化元件I、晶体管6及7、反演电路20及21、加法放大电路22、传输栅极TMGl及TMG2。反演电路20具备晶体管2及4，反演电路21具备晶体管3及5。加法放大电路22具备晶体管8、9、10及11、电阻元件12。电阻变化元件I例如具有与图I中记载的电阻变化元件500同样的构造，具有与图2A中记载的电流-电压特性同样的特性。晶体管2、3、10及11例如是P型MOSFET，晶体管4 9例如是N型MOSFET。反演电路20及21分别是一方的输出端子与另一方的输入端子交叉耦合连接的第一逻辑反转电路及第二逻辑反转电路，构成闩锁动作部。此外，反演电路20的输出端子经由节点I与晶体管6的源极端子及漏极端子的某一方连接，晶体管6的源极端子及漏极端子的某另一方经由节点3与电阻变化元件I的第一电极连接，电阻变化元件I的第二电极经由节点4与晶体管7的源极端子及漏极端子的某另一方连接，晶体管7的源极端子及漏极端子的某一方经由节点2与反演电路21的输出端子连接。即，晶体管6、电阻变化元件I、晶体管7按照该顺序串联连接，构成状态存储部，经由该串联连接，反演电路20的输出端子和反演电路21的输出端子连接。另外，权利要求中记载的第一晶体管与晶体管6对应，权利要求中记载的第二晶体管与晶体管7对应。此外，权利要求中记载的第一晶体管的第一端子与晶体管6的源极端子及漏极端子的某一方对应，第二端子与晶体管6的源极端子及漏极端子的某另一方对应。此外，权利要求中记载的第二晶体管的第一端子与晶体管7的源极端子及漏极端子的某一方对应，第二端子与晶体管7的源极端子及漏极端子的某另一方对应。进而，权利要求中记载的第三节点、第四节点、第一节点、第二节点分别与上述节点I、节点2、节点3、节点4对应。 另外，电阻变化元件I连接为，向电流从节点4流向节点3的方向，施加比规定的第二电压大的电压，从而向HR状态(第二电阻状态)迁移，通过向电流从节点3流向节点4的方向，施加比规定的第一电压大的电压，从而向LR状态(第一电阻状态)迁移。进而，对作为晶体管6及7的控制端子的栅极端子施加的栅极电压能够从Ctrl端子进行控制。此外，位于电阻变化元件I的两端的节点3及节点4分别与晶体管8及9的栅极端子连接，晶体管8及9的源极端子被接地至GND，漏极端子彼此连接。晶体管10及11构成电流反射镜电路，该反射比例如为I :10。即，将流过晶体管8及9的合成电流放大为10倍的电流流过电阻元件12。为了便于理解，将电阻元件12作为固定电阻图示，但是也可以使用晶体管的导通电阻等非线性的电阻元件。加法放大电路22对晶体管6及7的栅极端子施加绝对值小于第一电压及第二电压的读出电压的情况下，将与节点3及节点4的栅极电位相对应的各个漏极电流相加，被电流反射镜放大，并流过电阻元件12。将由此产生的电阻元件12两端的电压经由传输栅极TMG2输入至反演电路20的输入端子及反演电路21的输出端子。图4是本发明的实施方式I的非易失性闩锁电路的模块构成图。本构成图将图3中记载的非易失性闩锁电路100的电路图重新标记为模块图，在两图中，附加有同一记号的构成要素是相同的。接着，依次说明本实施方式的非易失性闩锁电路100的动作。[闩锁动作]首先，在非易失性闩锁电路100的闩锁动作中，在图3或图4中，Ctrl端子及传输栅极TMG2的R端子被接地至GND (其中RB端子为VDD)。由此，晶体管6及7和传输栅极TMG2成为截止，所以电阻变化元件I及加法放大电路22从由反演电路20及21构成的闩锁动作部分离，该闩锁动作部作为一般的交叉耦合型闩锁电路进行动作。S卩，电阻变化元件和用于进行非易失性动作的附属电路对闩锁动作没有任何影响，所以闩锁动作的动作速度不会劣化，能够大致以作为闩锁动作部的构成要素的MOSFET的动作速度来执行。此外，去除了固定地流过电阻变化元件的电流，不影响由CMOS电路构成的闩锁动作部的低耗电的特性。此外，不会由闩锁动作对电阻变化元件施加应力，所以也没有对电阻变化元件施加的劣化因素。另外，通过对传输栅极TMGl的G端子输入同步用的时钟信号(CLK)、对GB端子输入CLK的反转信号，上述闩锁动作部还能够作为时钟同步型的D闩锁电路进行动作。[存储动作]接着，使用图5A 图7说明作为本发明的最大特征的闩锁状态的存储动作、即向电阻变化兀件的信息的写入动作。在图5A 图6B中，附加有与图3及图4相同记号的构成要素表示相同内容。图5A是用于说明本发明的实施方式I的非易失性闩锁电路的状态存储(存储)动作中的HR状态的写入的图，图5B是用于说明LR状态的写入的图。具体地说，在图5A中，在实施方式I的非易失性闩锁电路中，表示将节点I闩锁为低电压、将节点2闩锁为高电压 的状态，在图5B中，表示将节点I闩锁为高电压、将节点2闩锁为低电压的状态。在两图所表示的状态中，若从Ctrl端子向晶体管6及7的栅极端子施加具有绝对值大于第一电压或第二电压的电压振幅Vw (|Vw| > I第一电压I或I第二电压I)的写入脉冲，则对电阻变化元件I施加晶体管的阈值电压Vt从Vw压降后的电压振幅的脉冲。因此，更优选为将所述的I第一电压I或I第二电压I决定为比加上Vt后的电压的电压振幅大的IVw|。上述写入电压例如由非易失性闩锁电路100所具备的写入电路生成，从该写入电路向上述Ctrl端子输出。在图5A所示的节点I及节点2的状态下，第二电流从节点2向节点I的方向流动，电阻变化元件I向HR状态迁移。另一方面，在图5B所示的节点I及节点2的状态下，相反，第一电流从节点I向节点2的方向流动，电阻变化元件I向LR状态迁移。这时，构成为上述第一电流的绝对值比上述第二电流的绝对值小。例如，使用相同尺寸的晶体管6及7向电阻变化元件I写入的情况下，能够将对晶体管6及7的栅极端子施加的电压振幅Vw的写入脉冲如下设置。将使电阻变化元件I从HR状态向LR状态迁移时的电压振幅的绝对值设为Vwl (权利要求中记载的第三写入电压)、将使LR状态向HR状态迁移时的电压振幅的绝对值设为Vw2 (权利要求中记载的第四写入电压)时，满足Vwl< Vw20通过采用这样的构成，能够使用最小尺寸的晶体管来构成闩锁电路。此外，也可以是，使用相同电压振幅Vw的写入脉冲(权利要求中记载的第五写入电压)向电阻变化元件I写入的情况下，若比较晶体管6的栅极宽度Wa和晶体管7的栅极宽度Wb，将晶体管6及7设计为满足Wa < Wb的关系。另外，这时的晶体管6及7的栅极长度相同。通过采用这样的构成，能够使用更简单的构成的写入电路。对此，使用图6A、图6B及图7来详细说明。图6A是表示图2C的施加状态B中的向电阻变化元件的写入动作的电路图，图6B是表示图2B的施加状态A中的向电阻变化元件的写入动作的电路图。进而，图7是在电阻变化元件的电压-电流特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。在图6A中，晶体管7的漏极(节点2)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管6的源极(节点I)被接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管7作为源极跟随电路进行动作，所以晶体管7的栅极宽度Wb与晶体管6的栅极宽度Wa大致相同，或者即使稍微比晶体管6的栅极宽度Wa宽，与通过晶体管的反馈偏压效应以源极接地的方式动作的晶体管6相比，晶体管7的电流驱动能力下降。即，在图6A中记载的电阻变化元件I的HR化中，流过元件的电流由晶体管7的驱动能力决定。相反，在图6B中，晶体管6的漏极(节点I)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管7的源极(节点2)被接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管6作为源极跟随电路进行动作，所以与以源极接地动作的晶体管7相比，晶体管6的电流驱动能力更加下降。S卩，在图6B中记载的电阻变化元件I的LR化中，流过电阻变化元件I的电流由晶体管6的驱动能力决定。如上所述，使电阻变化元件I从LR状态向HR状态变化时，能够对LR状态的电阻变化元件I施加的电压电平被晶体管 的驱动能力限制，相反，从HR状态向LR状态变化时，能够对变化后的LR状态的电阻变化元件I施加的电压电平被晶体管6的驱动能力限制。图7所示的电流-电压特性将图6A的施加状态作为正极性、将图6B的施加状态作为负极性来标记。在图7中，对处于HR状态的电阻变化元件I的两端施加了规定的第一电压(|Va|)以上时，开始向LR的推移。这时的LR状态的电阻值由负载电阻决定，在晶体 管6的负载电阻线与Va相交的动作点A，停止向低电阻的推移，电阻值被决定。另一方面，从LR状态向HR状态的推移在电阻变化元件I的两端的电压超过动作点B的规定的第二电压Vb时开始。在本发明的实施方式I中使用的由氧缺乏型的钽氧化物构成的电阻变化元件I的情况下，如图2A的特性那样，上述|Va|和上述|Vb|处于大致相等的关系。如上所述，使电阻变化元件I从LR状态向HR状态变化的情况下，向电阻变化元件I的施加电压由晶体管7的驱动能力决定，但是通过配置栅极宽度比晶体管6宽的晶体管7，能够对LR状态的电阻变化元件I施加Vb以上的电压。这种情况如图7所示，能够理解与使晶体管6的负载电阻线以原点为中心点对称移动的反射镜标记的负载电阻线相比，晶体管7的负载电阻线的斜率较大。如上所述，根据本发明的实施方式I的构成，将闩锁动作部的逻辑状态写入电阻变化元件I的情况下，在变化为HR状态时，晶体管7作为电流限制元件动作，变化为LR状态时，晶体管6作为电流限制元件动作。因此，通过预先将晶体管6的栅极宽度(Wa)和晶体管7的栅极宽度(Wb)的关系设为Wa < Wb，能够防止电阻变化元件I被写入为超过晶体管7的驱动能力这样的异常的低电阻值，所以能够使处于LR状态的电阻变化元件可靠地变化为HR状态。换言之，使电阻变化元件I从HR状态向LR状态变化时，和从LR状态向HR状态变化时，与变化为HR状态的情况相比，通过增大变化为LR状态的情况的负载电阻，在成为LR状态之后，能够防止无法变为HR状态这样的异常的向LR状态推移。因此，能够稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路。[恢复动作]接着，说明从存储在电阻变化元件I中的电阻状态来恢复原来的闩锁动作部的逻辑状态的恢复动作。图8是在本发明的实施方式I的非易失性闩锁电路中，从存储在电阻变化元件中的电阻值来恢复闩锁电路的逻辑状态的读出(恢复)动作时的模块构成图。在图4中记载的模块构成中，仅提取与恢复动作有关的部分而记载在图8中。在图8中记载的恢复动作中，传输栅极TMGl截止，传输栅极TMG2成为导通状态。
通常，对闩锁电路接入电源后，电路配置和其他逻辑电路的结线的关系有多种，负载和电容不同，所以闩锁电路的初期状态不会全部相同。即，在图8中记载的构成中，存在节点2为高电平而节点I为低电平的情况、和节点I为高电平而节点2为低电平的情况这2种逻辑状态。在恢复动作中，期望不取决于闩锁电路的逻辑状态，而从电阻变化元件I的电阻状态来将存储的时点的闩锁电路的状态复原。为了容易理解本实施方式的恢复动作，在图9A 图9D中，分为节点I为高电平的状态和节点2为高电平的状态，并表示电路状态。图9A是用于说明在本发明的实施方式I的非易失性闩锁电路中，电阻变化元件为HR状态、节点I为高电平、节点2为低电平时的读出动作的图。此外，图9B是用于说明电阻变化元件为HR状态、节点I为低电平、节点2为高电平时的读出动作的图。此外，图9C是用于说明电阻变化元件为LR状态、节点I为高电平、节点2为低电平时的读出动作的图。 此外，图9D是用于说明电阻变化元件为LR状态、节点I为低电平、节点2为高电平时的读出动作的图。首先，如图8所示，在恢复动作时中，从Ctrl端子输入具有绝对值小于第一电压及第二电压的电压振幅Vr的读出脉冲。例如，以实施了模拟的一具体例的值为例，电阻变化元件I为LR = 5kQ、HR = IOOkQ时，Vr为I. 5V。在图9A中，节点I表示大致等于与高电压对应的电源电压VDD，节点2表示接地为与低电压对应的接地(GND)的状态。这时，对晶体管6及7的栅极端子施加Vr为I. 5V的读出脉冲。电阻变化元件I处于高电阻状态(HR)的IOOkQ，所以节点3成为晶体管的阈值电压(Vth)下降后的电位，具体地说，为O. 67V。另一方面，节点4在晶体管7完全导通的区域中动作，所以大致为接地电平的0V。节点3的电位被输入至具有加法放大电路22的晶体管8，节点4的电位被输入至具有加法放大电路22的晶体管9。节点3的电位为O. 67V，所以晶体管8成为导通状态，节点4的电位为0V，所以晶体管9成为截止状态。通过由晶体管10及11构成的加法放大电路22的电流反射镜电路，晶体管8中流过的电流被放大。该放大电流例如流过设为20k Ω的电阻元件12，将加法放大电路22的输出端子设为高电平。加法放大电路22的输出端子被归还到节点2，所以将节点2设为高、将节点I设为低，闩锁电路的逻辑状态被复原。此外，同样地，在图9B中，节点2大致等于与高电压对应的电源电压VDD，节点I表示接地为与低电压对应的接地(GND)的状态。这时也与图9A的状态相同，对晶体管6及7的栅极端子施加Vr为I. 5V的读出脉冲。电阻变化元件I为高电阻状态(HR)的IOOkQ，所以节点4的电位成为晶体管的阈值电压(Vth)下降后的O. 67V。另一方面，节点3的电位在晶体管6完全导通的区域中动作，所以大致成为接地电平的0V。节点4的电位为O. 67V的电压，所以晶体管9成为导通状态，节点3的电位为0V，所以晶体管8成为截止状态。通过加法放大电路22的电流反射镜电路，流过晶体管9的电流被放大，该电流流过电阻元件12，加法放大电路22的输出端子与图9A同样，成为高电平。加法放大电路22的输出端子归还到节点2，所以将节点2设为高、将节点I设为低，闩锁电路的逻辑状态被复原。即，电阻变化元件I处于HR状态时，无论闩锁电路的逻辑状态怎样，都将节点2设为高、将节点I设为低，恢复闩锁电路的逻辑状态。接着，在图9C中，节点I大致等于与高电压对应的电源电压VDD，节点2表示接地为与低电压对应的接地(GND)的状态。这时，对晶体管6及7的栅极端子施加作为读出电压(Vr)的I. 5V。电阻变化元件I处于作为低电阻状态(LR)的5kQ，所以节点3的电位除了晶体管的阈值电压(Vth)的电压之外，成为加上了晶体管6的导通电阻导致的电压下降量的电压下降后的值，具体地说，成为O. ISV0另一方面，节点4的电位虽然在晶体管7完全导通的区域中动作，但是导通电阻可以忽略，所以仅产生微小的电压下降，成为O. 16V。节点3的电位被输入至晶体管8，节点4的电位被输入至晶体管9，但是分别比用于将晶体管8及9导通的电压小，所以晶体管8及9都成为截止状态。因此，流过电阻元件12的电流成为少量，加法放大电路22的输出端子成为低电平。加法放大电路22的输出端子归还到节点2，所以将节点2设为低、将节点I设为高，闩锁电路的逻辑状态复原。此外，同样地，在图9D中，节点2大致等于与高电压对应的电源电压VDD，节点I表示接地为与低电压对应的接地(GND)的状态。这时，与图9C的状态同样，对晶体管6及7的栅极端子施加作为读出电压(Vr)的I. 5V。电阻变化元件I是作为低电阻状态(LR)的5kQ，所以节点4的电位除了晶体管7的阈值电压(Vth)的电压之外，成为加上了晶体管7的导通电阻导致的电压下降量的的电压下降后的值，具体地说，成为O. 18V。另一方面，节点3的电位虽然在晶体管6完全导通的区域中动作，但是导通电阻可以忽略，仅发生微小的电 压下降，成为O. 16V。节点3的电位被输入至晶体管8，节点4的电位被输入至晶体管9，但是分别比用于将晶体管8及9导通的电压小，所以晶体管8及9成为截止状态。因此，流过电阻元件12的电流成为少量，加法放大电路22的输出端子与图9C同样，成为低电平。力口法放大电路22的输出端子归还到节点2，所以将节点2设为低、将节点I设为高，闩锁电路的逻辑状态复原。即，电阻变化元件I处于LR状态时，无论闩锁电路的逻辑状态怎样，都将节点2设为低、将节点I设为高，恢复闩锁电路的逻辑状态。S卩，如图9A 图9D所记载，电阻变化元件的状态有HR和LR的2种，闩锁电路的节点I有高电平或低电平的2种，所以存在合计4种组合。将电阻状态重写时，绝对值比对晶体管6及7的栅极端子施加的电压小的读出电压(Vr)分别被施加至晶体管6及7的栅极端子的情况下，加法放大电路22根据节点3 (第一节点)的电位和节点4 (第二节点)的电位的加法值，输出相当于闩锁动作部的逻辑状态的高电平或低电平。无论是前述的4种组合状态的哪一个，如果电阻变化元件为HR状态，则将节点I (第三节点)设为低电平、将节点2 (第四节点)设为高电平而恢复，相反，如果电阻变化元件为LR状态，则将节点I (第三节点)设为高电平、将节点2 (第四节点)设为低电平而恢复。由此，加法放大电路22根据存储在电阻变化元件I中的电阻状态，稳定地恢复由反演电路20及21构成的闩锁动作部的逻辑状态。如上所述，本发明的实施方式I的非易失性闩锁电路的恢复动作不是以往技术那样的、利用闩锁电路的电源的启动的恢复动作。因此，能够在电源电压充分稳定化的状态下，或者即使是闩锁电路的动作中，也能够极稳定且可靠地进行恢复动作。另外，上述的Vr及各节点的电压值和电流反射镜电路的反射比等的具体例只是一例，当然可以根据电阻变化元件I的特性和半导体工艺的条件来最佳化。图10是表示本发明的实施方式I的变形例的非易失性闩锁电路的电路构成图。同图中记载的非易失性闩锁电路110与图3中记载的非易失性闩锁电路100的不同点在于，电阻变化元件I的连接方向和加法放大电路22的输出端子的连接目标。具体地说，电阻变化元件I以电流从节点2流向节点I的方向被LR化(变化为低电阻状态)，以电流从节点I流向节点2的方向被HR化(变化为高电阻状态)。与此相对应，从电阻变化元件I的电阻状态复原的闩锁动作部的逻辑状态与图9A 图9D所示相反，所以加法放大电路22的输出端子经由传输栅极TMG2与反演电路21的输入端子及反演电路20的输出端子连接。在本构成中，实现了与图3中记载的非易失性闩锁电路100同样的效果。即，无论前述的4种组合状态的哪一个，如果电阻变化元件为HR状态，则将节点I (第三节点)设为高电平、将节点2 (第四节点)设为低电平而恢复，相反，如果电阻变化元件为LR状态，则将节点I (第三节点)设为低电平、将节点2 (第四节点)设为高电平而恢复。由此，即使电阻变化的方向与图3不同的情况下，加法放大电路22根据存储在电阻变化元件I中的电阻状态，稳定地恢复由反演电路20及21构成的闩锁动作部的逻辑状态。[电阻变化元件的布局]接着，说明本发明中的电阻变化元件I和晶体管6及7的布局的最佳化。图IlA是节点4的布线电容C2比节点3的布线电容Cl大的构成中的、HR写入时及HR读出时的电阻变化元件中发生的电压振幅的波形图。此外，图IlB是节点4的布线电容C2为节点3的布线电容Cl以下的构成中的、HR写入时及HR读出时的电阻变化元件中发生的电压振幅的波形图。此外，图IlC是LR写入时及LR读出时的电阻变化元件中发生的电压振幅的波 形图，是无论节点4的布线电容C2和节点3的布线电容Cl的大小关系如何，都不发生故障的情况的例。具体地说，图IlA及图IlB在图3中记载的非易失性闩锁电路100的构成中，都是(I)在节点2为高电平、节点I为低电平的逻辑状态下进行了 HR写入之后，(2)在相同的逻辑状态下执行读出动作，(3)进而执行了 HR写入之后，(4)在节点2为低电平、节点I为高电平的逻辑状态时执行了读出动作的情况的电阻变化元件I的两端电压的波形图。其中，图IlA表示节点4的寄生电容C2比节点3的寄生电容Cl大的情况，相反，图IlB表示C2为Cl以下的情况。此外，图IlC是在图3中记载的非易失性闩锁电路100的构成中，
(I)在节点2为低电平、节点I为高电平的逻辑状态下执行了 LR写入之后，(2)在相同的逻辑状态下执行了读出动作，(3)进而执行了 LR写入之后，(4)在节点2为高电平、节点I为低电平的逻辑状态时，执行了读出动作的情况的电阻变化元件I的两端电压的波形图。在对电阻变化元件执行了 LR写入的状态下，由于Cl和C2的大小关系，电阻变化元件I的两端电压不易产生差异，所以无论Cl和C2的大小关系如何，在LR读出时不会发生引起误动作这样的噪音。从图IIA可知，HR读出动作中的电阻变化元件I的两端电压波形为，在C2 > Cl时发生逸出这样的噪音。特别地，在图IlA中，通过由虚线A、B围出的噪音，可能对电阻变化元件施加使处于HR状态的电阻变化元件变化为LR状态这样的较大的噪音，可能发生从HR状态向LR状态的误动作(读出干扰)。另一方面，在图IlB和图IlC中，不发生上述那样的噪音。即，通过以C2 ( Cl这样的布局来构成电路，能够避免上述噪音的发生。考虑了上述的节点4的布线电容C2和节点3的布线电容Cl的关系的电阻变化元件的布局的一例在图12及图13中示出。图12是在电流从上部电极流向下部电极的方向上施加电压时，使用HR化的电阻变化元件的情况的、抑制噪音的发生的布局图。此外，图13是在电流从下部电极流向上部电极的方向上施加电压时，使用HR化的电阻变化元件的情况的、抑制噪音的发生的布局图。在图12及图13中，符号与图I所示的构成要素相同的元素，表示相同的元素。在图12中，与图I同样，配置有电阻变化元件500，该电阻变化元件500具有如下元件构造，从半导体基板侧开始，按照顺序层叠有第一电极层501、第一电阻变化层502、第二电阻变化层503及第二电极层504。如已经说明的那样，在本实施方式中使用的电阻变化元件500以电流从与第二电阻变化层503相接的成为上部电极的第二电极层504流向成为下部电极的第一电极层501的方式，施加超过规定的值的电压，从而向高电阻状态(HR)推移，通过反向的电压施加，向低电阻状态(LR)推移。另一方面，在图13中，配置有电阻变化元件510，该电阻变化元件510具有如下的元件构造，从半导体基板侧开始，按照相反的顺序层叠有第二电极层504、第二电阻变化层503、第一电阻变化层502、第一电极层501。电阻变化的方向与电阻变化兀件500同样地决定，所以以电流从与第二电阻变化层503相接的下部电极即第二电极层504流向成为上部电极的第一电极层501的方式，施加超过规定的值的电压，从而向高电阻状态(HR)推移，通过反向的电压施加，向低电阻状态(LR)推移。图12及图13所示的布局都考虑了从第二电极层504向晶体管7及9结线时，使节点4的布线布局成为最短。另一方面，从第一电极层 501向晶体管8及6结线时，节点3的布线布局比节点4的布线布局长。即，与节点4连接的布线的布线长度设定为比与节点3连接的布线的布线长度短。根据这些布线长度的关系，进行布图设计以使节点4的寄生电容C2成为节点3的寄生电容Cl以下，换言之使节点3的寄生电容Cl成为节点4的寄生电容C2以上，从而抑制上述的噪音的发生。上述的布局设计能够通过使与节点3连接的布线的布线电容成为与节点4连接的布线的布线电容以上来实现，但也可以是，不规定这些布线长度的长短关系，而是在节点3和接地端子之间配置例如电容元件这样的电容性负载。由此，也能够使节点3的电容成为节点4的电容以上。另外，在图12及图13的布局例中，电阻变化元件的电阻变化方向通过第二氧化物层和与该第二氧化物层连接的电极来定义，但是不限于此。例如，氧化物层即使不是本实施方式这样的2层，而是I层，使用利用了标准电极电位较高的材料的电极和利用了标准电极电位比该电极标准电极电位低的材料的电极来定义。即，图12和图13的第二电极层504的材料使用标准电极电位较高的材料,第一电极层501的材料使用标准电极电位较低的材料，也能够得到同样的电阻变化。即，本发明的布局的制约为，在电阻变化元件为了向高电阻状态迁移而电流从第二电极层504流向第一电极层501的情况下，设定为使附加在第二电极层504侧的寄生电容尽量比附加在第一电极层501侧的寄生电容小。因此，在该构成中，将电阻变化元件写入HR状态之后，即使为了恢复闩锁电路的状态恢复而执行恢复动作，而不会发生使处于HR状态的电阻变化元件变为LR这样的噪音，能够提供数据保持的可靠性较高的非易失性闩锁电路。以上，根据本实施方式，通过将晶体管6及7的栅极端子设为例如GND电位，由反演电路20及21构成的闩锁动作部和由晶体管6及7、电阻变化元件I构成的状态存储部被电切断，上述闩锁动作部能够与上述状态存储部独立地进行动作。因此，闩锁动作的动作速度能够与没有状态存储部的单体的闩锁电路同等程度地高速动作。此外，作为闩锁动作部的逻辑状态，节点I为高电平，节点2为低电平，对栅极端子施加写入电压而驱动电阻变化元件I的情况下，晶体管6作为电流限制元件动作。此外,节点I为低电平，节点2为高电平，对栅极端子施加写入电压而驱动电阻变化元件I的情况下，晶体管7作为电流限制元件动作。因此，不对每个闩锁动作重写电阻变化元件1，仅施加重写时所需的电压和时间，能够进行稳定的重写动作。此外，闩锁动作部的逻辑状态的存储中使用的电阻变化元件不采用将多个串联连接的构成，而是I个，所以能够使写入电压低电压化。此外，从电阻变化元件I的电阻状态复原原来的闩锁状态时，不使用电源启动的不稳定的过渡期间。此外，仅在必要时间施加读出所需的、并且应力较小的低电压，所以能够实现极稳定的复原动作。此外，使电阻变化元件I从LR向HR变化时，晶体管7作为负载电阻动作，此外，使电阻变化元件从HR向LR变化时，晶体管6作为负载电阻动作。对晶体管6及7的栅极端子输入了相同的电压，但是由于栅极宽度的不同(Wa <Wb)，晶体管6的导通电阻比晶体管7的导通电阻大。因此，能够防止电阻变化元件被写入为超过晶体管7的驱动能力这样的异常的低电阻值。因此，处于LR状态的电阻变化元件I通过晶体管7，能够可靠地变化为HR状态。由此，能够稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性FI锁电路100。此外，通过设定为节点3的寄生电容Cl >节点4的寄生电容C2，能够抑制HR读出时的电阻变化元件的两端电压的波形逸出这样的噪音的发生。因此，能够避免从HR向LR的误动作，实现稳定的逻辑状态的复原动作。为了追加非易失性的功能而追加的电阻变化元件I由氧缺乏型的钽氧化物构成。钽(Ta)是以作为其氮化物的TaN或作为氧化物的Ta2O5等，已经在半导体工艺中使用的材料，与CMOS工艺的亲和性较高。特别是，氧缺乏型的钽氧化物TaOx (O < X < 2. 5)能够在从室温到较低温的处理中形成。即，在形成电阻变化元件I的工序中，不存在具有较高处理温度的热工序，不会影响晶体管的性能。此外，不需要与逻辑电路区域分开地形成记录状态的存储器单元阵列区域。因此，将构成逻辑电路的晶体管形成在半导体基板上之后，能够将电阻变化元件I形成在插塞接头的一部分的布线层上，不会影响逻辑电路中的集成化及细微化。(实施方式2)接着，使用图14 图16说明本发明的实施方式2。图14是本发明的实施方式2的非易失性闩锁电路的电路构成图。在图14、图15A及图15B中，符号与图3中记载的构成要素相同的要素表示相同要素。但是，如后所述，使晶体管6及7的栅极宽度相等。本实施方式的非易失性闩锁电路200与图3中记载的非易失性闩锁电路100的不同点在于，输入至晶体管6的栅极的控制信号Ctrll和输入至晶体管7的控制信号Ctrl2是单独输入的。如实施方式I所说明，电阻变化元件I优选为，与向HR状态推移时相比，向LR状态推移的情况下，将流过的电流限制得较小。在实施方式I中，通过将晶体管7的栅极宽度Wb设定得比晶体管6的栅极宽度Wa大来实现，但是在本实施方式中，将晶体管6及7的栅极宽度相同的情况作为前提。在本实施方式的非易失性闩锁电路200的存储动作中，对晶体管6的栅极端子施加具有绝对值大于第一电压及第二电压的电压振幅Vwl的第一写入脉冲，同时对晶体管7的栅极端子施加具有绝对值大于第一电压及第二电压的电压振幅Vw2的第二写入脉冲。在此，在施加的控制信号Ctrll和Ctrl2之间，具有Vwl < Vw2的关系。上述第一写入脉冲及上述第二写入脉冲例如由非易失性闩锁电路200所具备的写入电路生成，从该写入电路向、上述Ctrl I端子及Ctrl2端子输出。并且，通过上述第一写入脉冲及上述第二写入脉冲，在一定期间内向晶体管6及7的栅极端子施加第一写入电压及第二写入电压。图15A是表示向本发明的实施方式2的电阻变化元件的HR写入动作的电路图。此夕卜，图15B是表示向本发明的实施方式2的电阻变化元件的LR写入动作的电路图。在图15A中，表示将节点I闩锁为低电压、将节点2闩锁为高电压的状态，在图15B中，相反，表示将节点I闩锁为高电压、将节点2闩锁为低电压的状态。两图中都向晶体管6的栅极端子施加电压振幅Vwl的第一写入电压，向晶体管7的栅极端子施加电压振幅Vw2的第二写入电压。这时，在图15A中，对电阻变化元件1Vw2施加晶体管的阈值电压从V t压降后的电压振幅的脉冲，电流从节点2向节点I的方向流动，电阻变化元件I向HR迁移。此夕卜，在图15B中，相反，对电阻变化元件I施加晶体管的阈值电压Vt从Vwl压降后的电压振幅的脉冲，电流从节点I向节点2的方向流动，电阻变化元件I向LR迁移。这时，与向HR迁移时相比，向LR迁移时，电阻变化元件I的两端电压变小，等价于向LR迁移时的电流量与向HR迁移时相比被限制。使用图16详细说明该情况。图16是在电阻变化元件的电流-电压特性中，将施加电流限制的各晶体管的负载电阻线重叠描绘的图表。在图15A中，对晶体管7的漏极(节点2)施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管6的源极(节点I)接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管7作为源极跟随电路动作，即使对晶体管7的栅极端子施加的电压振幅Vw2与对晶体管6的栅极端子施加的电压振幅Vwl相比稍大，通过晶体管的反馈偏压效应，与以源极接的方式动作的晶体管6相比，晶体管7的电流驱动能力降低。即，在图15A中记载的电阻变化元件I的HR化中，流过元件的电流由晶体管7的驱动能力决定。相反，在图15B中，晶体管6的漏极(节点I)被施加与高电压对应的、大致与电源电压VDD相近的值。另一方面，晶体管7的源极(节点2)接地为与低电压对应的、大致与接地电平(GND)相近的值。即，对于电阻变化元件1，晶体管6作为源极跟随电路动作，所以与以源极接地的方式动作的晶体管7相比，晶体管6的电流驱动能力更加下降。即，在图15B中记载的电阻变化元件I的LR化中，流过元件的电流由晶体管6的驱动能力决定。这样，使电阻变化元件I从LR状态向HR状态变化时，能够对LR状态的电阻变化元件I施加的电压电平被晶体管7的驱动能力限制，相反，从HR状态向LR状态变化时，变化为LR状态之后，能够对电阻变化元件I施加的电压电平被晶体管6的驱动能力限制。图16所示的电流-电压特性将图15A的施加状态作为正极性，将图15B的施加状态作为负极性来标记。在图16中，若对处于HR状态的电阻变化元件I的两端施加规定的第一电压(|Va|)以上，则开始向LR推移。这时的LR状态的电阻值由负载电阻决定，在晶体管6的负载电阻线与Va相交的动作点A，停止向低电阻的推移，电阻值被决定。另一方面，从LR状态向HR状态的推移在电阻变化元件I的两端的电压超过动作点B的规定的第二电压Vb时开始。在本发明的实施方式2中使用的由氧缺乏型的钽氧化物构成的电阻变化元件的情况下，上述IVaI和上述|Vb|处于大致相等的关系。如上所述，使电阻变化元件I从LR状态向HR状态变化的情况下，向电阻变化元件I的施加电压由晶体管7的驱动能力决定，但是通过将对晶体管7的栅极端子施加的第二写入电压设定为比向晶体管6的栅极端子施加的第一写入电压大，能够对电阻变化元件I施加Vb以上的电压。该情况如图16所示，与使晶体管6的负载电阻线以原点为中心点对称移动的反射镜标记的负载电阻线相比，可以理解出晶体管7的负载电阻线以穿过Vw2的方式平移，处于充分超过动作点B的电压的位置。如上所述，根据本发明的实施方式2的构成，将闩锁动作部的逻辑状态写入电阻变化元件I的情况下，使HR状态变化时，晶体管7作为电流限制元件动作，使LR状态变化时，晶体管6作为电流限制元件动作。因此，即使晶体管6的栅极宽度(Wa)和晶体管7的栅极宽度(Wb)处于相等的关系，通过将晶体管6的栅极端子的电压振幅Vwl和晶体管7的栅极端子的电压振幅Vw2设定为Vwl < Vw2的关系，能够防止电阻变化元件I被写入为超过晶体管7的驱动能力这样的异常的低电阻值。由此，能够使处于LR状态的电阻变化元件可靠地变化为HR状态。因此，能够稳定地维持良好的电阻变化动作，能够提供存储动作的可靠性非常高的非易失性闩锁电路。另外，在本实施方式中，示出了将晶体管6的栅极端子 和晶体管7的栅极端子作为不同的端子来控制的例，但是不限于该构成。例如，也可以将晶体管6和晶体管7的栅极端子共通化，根据闩锁状态来切换对其输入的写入电压的振幅。(实施方式3)接着，使用图17A及图17B说明本发明的实施方式3。图17A是本发明的实施方式3的非易失性触发电路的电路构成图，图17B是表示本发明的实施方式3的非易失性触发电路的逻辑表的图。在图17A中，与图4中记载的构成要素相同的符号表示相同的元素。本实施方式的非易失性触发电路300与图4的非易失性闩锁电路100的不同点在于，反演电路20及21变更为2输入的NAND栅极电路50及51。如实施方式I中所说明，如果Ctrl端子的输入为GND电平，传输栅极TMG2为截止，则晶体管6及7、电阻变化元件I及加法放大电路22从NAND栅极电路50及51分离。在非易失性触发电路300中，作为第一逻辑反转电路的NAND栅极电路50及作为第二逻辑反转电路的NAND栅极电路51构成闩锁动作部。具体地说，构成为NAND栅极电路50的输出端子与NAND栅极电路51的一方的输入端子连接、NAND栅极电路51的输出端子与NAND栅极电路50的一方的输入端子连接这样的交叉耦合连接，构成SR (Set Reset)触发器。SR触发电路是一般技术，所以省略详细说明，图17B中记载的逻辑表中的、Ctrl端子的电压振幅为O时，作为逻辑电路动作。在该状态下，若将SET端子和ReSET端子都设为1，则NAND栅极电路50及51都进行与反演电路等价的动作。在使传输栅极TMG2截止的状态下，若对Ctrl端子输入电压振幅Vw的写入电压，则将该时点的触发器的状态写入电阻变化元件1，存储触发器的逻辑状态。此外，在使传输栅极TMG2导通的状态下，若对Ctrl端子输入电压振幅Vr的读出电压，则根据电阻变化元件I的电阻值，高电平或低电平的电压值恢复，触发器的逻辑状态恢复为原来的状态。该存储及恢复的详细情况与将NAND栅极电路50及51置换为反演电路20及21时的实施方式I相同，所以省略说明。如上所述，根据本发明的实施方式3的构成，能够实现使用了电阻变化元件I的非常高速且可靠性优良的非易失性触发电路。此外，能够适当地执行存储触发器的状态的情况的写入的电流限制，所以能够没有误动作地正确执行存储动作。此外，在使用2个电阻变化元件的以往技术中，成为问题的、用于写入的电压需要2倍的课题也通过电阻变化元件为I个的本发明的构成而解决，实现了电路的低耗电化和电源电路的简单化的效果。此外，如实施方式2那样，采用能够单独控制晶体管6及7的栅极端子的构成，当然也能够与本实施方式同样地实现。进而，在本实施方式中，例示了使用NAND栅极的构成，但是不限于此，例如也可以将NAND栅极电路置换为NOR栅极电路。图18A是表示本发明的实施方式3的变形例的非易失性触发电路的电路构成图，图18B是表示本发明的实施方式3的变形例的非易失性触发电路的逻辑表的图。在同图中记载的非易失性触发电路400中，作为第一逻辑反转电路的NOR栅极电路60及作为第二逻辑反转电路的NOR栅极电路61构成闩锁动作部。具体地说，构成为NOR栅极电路60的输出端子与NOR栅极电路61的一方的输入端子连接、NOR栅极电路61的输出端子与NOR栅极电路60的一方的输入端子连接这样的交叉耦合连接，构成SR (Set Reset)触发器。在本 变形例中，SET及ReSET端子的电压振幅都为O时，能够进行存储及恢复动作。在本变形例中记载的非易失性触发电路400中，实现了与实施方式3所示的非易失性触发电路300同样的效果。进而，上述的SR触发电路是所有种类的触发电路的基本，所以可以想到使用上述非易失性触发电路的应用。例如，如果是主从型的D触发器，如果在主机的触发器中使用上述非易失性触发电路，则能够作为非易失性D型触发电路来提供。以上基于实施方式I 3说明了本发明的非易失性闩锁电路及非易失性触发电路，但是本发明的非易失性闩锁电路及非易失性触发电路不限于上述的实施方式I 3。对于实施方式I 3，在不脱离本发明的主旨的范围内，施与本领域技术人员能够想到的各种变形而得到的变形例、以及将本发明的非易失性闩锁电路及非易失性触发电路内置的各种设备也包含在本发明中。另外，在上述的各实施方式中，氧化物层由钽氧化物的层叠构造构成，但是如在实施方式I中所述，也可以是其他氧化物层的层叠构造，例如铪(Hf)氧化物的层叠构造或锆(Zr)氧化物的层叠构造等。采用铪氧化物的层叠构造的情况下，若设第一铪氧化物的组成为HfOx,设第二铪氧化物的组成为HfOy，则优选为O. 9 < X < I. 6左右，y为1.8<y<2. O左右，第二铪氧化物的膜厚为3nm以上、4nm以下。此外，采用锆氧化物的层叠构造的情况下，若设第一锆氧化物的组成为ZrOx，设第二锆氧化物的组成为ZrOy，则优选为O. 9彡X彡I. 4左右，y为1.9<y<2. O左右，第二错氧化物的膜厚为Inm以上、5nm以下。此外，氧化物层的层叠构造不必要是同一过渡金属，也可以是，通过由氧缺乏型的第一过渡金属构成的第一过渡金属氧化物层和由与第一过渡金属不同的第二过渡金属构成的第二过渡金属氧化物层的层叠构造来构成，第二过渡金属氧化物的电阻值使用比第一过渡金属氧化物层的电阻值高的层叠构造的过渡金属氧化物。第二过渡金属氧化物的电阻值使用比第一过渡金属氧化物层的电阻值高的层叠构造的理由为，能够将在数据的重写时对电阻变化元件施加的电压高效地施加给第二过渡金属氧化物，有助于电阻变化。此外，优选为第二过渡金属的标准电极电位比第一过渡金属的标准电极电位低。标准电极电位表现出其值越高越难被氧化的特性。通过在更高电阻的第二过渡金属氧化物上配置标准电极电位更低的过渡金属的氧化物，能够更稳定地进行电阻变化。例如，第一过渡金属氧化物层使用氧缺乏型的钽氧化物，第二过渡金属氧化物层使用TiO2即可。通过采用这样的构成，能够更稳定地发生电阻变化动作。此外，作为由过渡金属材料构成的氧化物层，作为表现出电阻变化的主要的电阻变化层，含有钽等过渡金属氧化物层即可，也可以化验有其以外的、例如微量其他元素。通过电阻值的微调整等，能够有意图地少量含有其他元素，这样的情况也包含在本发明的范围内。例如，若在电阻变化层中添加氮，则电阻变化层的电阻值升高，能够改善电阻变化的反应性。过渡金属具有多个氧化状态的材料较多，所以通过将这些氧化状态用于数据的存储，能够在非易失性存储装置中使用。工业实用性本发明的非易失性闩锁电路及非易失性触发电路能够应用于非易失性的系统 LSI、CPU及微处理器，此外，能够应用在要求完全恢复为切断电源紧之前的动作状态的电子制品，在工业上是有用的。符号的说明1、500、510、711、712、811、812 电阻变化元件2、3、4、5、6、7、8、9、10、11 晶体管12电阻元件20、21、611、612、821、822 反演电路22加法放大电路50、51 NAND 栅极电路60,61 NOR 栅极电路100、110、200、600、700、800 非易失性闩锁电路300、400非易失性触发电路501第一电极层502第一电阻变化层503第二电阻变化层504第二电极层505栅极氧化膜层506源极/漏极区域507插塞层508金属布线层601读出·闩锁电路602写入电流生成电路621、623、625、626 p 型 MOSFET622、624、627、628、629、630、631、632 η 型 MOSFETTMGl传输栅极TMG2传输栅极
权利要求
1.一种非易失性闩锁电路，具备 第一逻辑反转电路； 第二逻辑反转电路，输入端子与所述第一逻辑反转电路的输出端子连接，输出端子与所述第一逻辑反转电路的输入端子连接； 第一晶体管，具有第一端子、第二端子及第一控制端子，通过所述第一控制端子的电压，对所述第一端子和所述第二端子之间的导通状态进行控制； 第二晶体管，具有第三端子、第四端子及第二控制端子，通过所述第二控制端子的电压，对所述第三端子和所述第四端子之间的导通状态进行控制；以及 电阻变化元件，是用第一及第二电极夹持由氧缺乏型的过渡金属氧化物构成的氧化物层的构造； 所述第一晶体管的所述第一端子和所述电阻变化元件的所述第一电极经由第一节点连接，所述第二晶体管的所述第四端子和所述电阻变化元件的所述第二电极经由第二节点连接， 所述第一逻辑反转电路的所述输出端子和所述第一晶体管的所述第二端子经由第三节点连接，所述第二逻辑反转电路的所述输出端子和所述第二晶体管的所述第三端子经由第四节点连接， 所述电阻变化元件，在电流从所述第一电极向所述第二电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第一电压大的电压，从而向第一电阻状态推移，在电流从所述第二电极向所述第一电极流动的方向，在所述第一电极和所述第二电极之间施加比规定的第二电压大的电压，从而向电阻值比所述第一电阻状态大的第二电阻状态推移， 在从所述第二电阻状态向所述第一电阻状态推移时流过所述电阻变化元件的第一电流的绝对值，比从所述第一电阻状态向所述第二电阻状态推移时流过所述电阻变化元件的第二电流的绝对值小。
2.如权利要求I所述的非易失性闩锁电路， 还具备加法放大电路，检测所述第一节点的电位和所述第二节点的电位的加法值， 所述加法放大电路在所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，或者所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，将对所述第一控制端子及所述第二控制端子分别施加的电压分别作为第一写入电压及第二写入电压时，在对所述第一控制端子及所述第二控制端子分别施加绝对值比所述第一写入电压及所述第二写入电压小的读出电压的情况下，根据所述加法值，向所述第三节点或所述第四节点输出表示由所述第一及所述第二逻辑反转电路构成的闩锁动作部的逻辑状态的高电平的电压或低电平的电压，从而从存储在所述电阻变化元件中的电阻状态，恢复所述闩锁动作部的逻辑状态。
3.如权利要求I或2所述的非易失性闩锁电路， 具备写入电路，使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子施加第一写入电压，对所述第二控制端子施加绝对值比所述第一写入电压大的第二写入电压。
4.如权利要求I或2所述的非易失性闩锁电路，具备写入电路，在使所述电阻变化元件从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子及所述第二控制端子施加第三写入电压，在从所述第一电阻状态向所述第二电阻状态推移时，对所述第一控制端子及所述第二控制端子施加绝对值比所述第三写入电压大的第四写入电压。
5.如权利要求I或2所述的非易失性闩锁电路， 具备写入电路，使所述电阻变化元件从所述第一电阻状态向所述第二电阻状态推移时，或者从所述第二电阻状态向所述第一电阻状态推移时，对所述第一控制端子及所述第二控制端子施加第五写入电压， 所述第一晶体管的栅极宽度比所述第二晶体管的栅极宽度小。
6.如权利要求I 5中任一项所述的非易失性闩锁电路， 在所述第一节点和接地端子之间连接电容性负载，以使与所述第一节点连接的电容性负载的值成为与所述第二节点连接的电容性负载的值以上。
7.如权利要求I 5中任一项所述的非易失性闩锁电路， 与所述第二节点连接的布线的布线长度为与所述第一节点连接的布线的布线长度以下。
8.如权利要求I 7中任一项所述的非易失性闩锁电路， 所述氧化物层包含由第一过渡金属构成的第一氧化物层和由第二过渡金属构成的第二氧化物层的层叠构造， 所述第一氧化物层的氧缺乏度比所述第二氧化物层的氧缺乏度大， 所述第二电极和所述第二氧化物层相接，所述第一电极和所述第一氧化物层相接。
9.如权利要求8所述的非易失性闩锁电路， 所述第一氧化物层是具有以TaOx表示的组成的钽氧化物层，其中0. 8 < X < I. 9。
10.如权利要求8所述的非易失性闩锁电路， 所述第二氧化物层是具有以TaOy表示的组成的第二钽氧化物层，其中2. I < y。
11.如权利要求I 10中任一项所述的非易失性闩锁电路， 所述第二电极的材料的标准电极电位比所述第一电极的材料高。
12.—种非易失性触发电路，具备权利要求I 11中任一项所述的非易失性闩锁电路， 所述第一及所述第二逻辑反转电路分别是具备至少2以上的输入端子的第一 NAND栅极电路及第二 NAND栅极电路， 所述第一 NAND栅极电路的输出端子和所述第二 NAND栅极电路的输入端子的I个经由所述第三节点连接， 所述第二 NAND栅极电路的输出端子和所述第一 NAND栅极电路的输入端子的I个经由所述第四节点连接， 所述第一 NAND栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二 NAND栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。
13.一种非易失性触发电路，具备权利要求I 11中任一项所述的非易失性闩锁电路， 所述第一及所述第二逻辑反转电路分别是具备至少2输入以上的输入端子的第一 NOR栅极电路及第二 NOR栅极电路，所述第一 NOR栅极电路的输出端子和所述第二 NOR栅极电路的输入端子的I个经由所述第三节点连接， 所述第二 NOR栅极电路的输出端子和所述第一 NOR栅极电路的输入端子的I个经由所述第四节 点连接， 所述第一 NOR栅极电路的所述输出端子和所述第一晶体管的所述第二端子经由所述第三节点连接，所述第二 NOR栅极电路的所述输出端子和所述第二晶体管的所述第四端子经由所述第四节点连接。
全文摘要
本发明的非易失性闩锁电路(100)具备电阻变化元件(1)，将氧缺乏型的氧化物层夹持在第一及第二电极中，在电流从第一电极流向第二电极的方向施加第一写入电压，从而向低电阻状态推移，通过在电流从第二电极流向第一电极的方向施加第二写入电压，从而向高电阻状态推移，晶体管(6)的第一端子与上述第一电极连接，晶体管(7)的第一端子与上述第二电极连接，反演电路(20)的输出端子与晶体管(6)的第二端子连接，反演电路(21)的输出端子与晶体管(7)的第二端子连接，从高电阻状态向低电阻状态推移时，流过电阻变化元件(1)的第一电流的绝对值比从低电阻状态向高电阻状态推移时流过电阻变化元件(1)的第二电流的绝对值小。
文档编号H03K3/356GK102714493SQ20128000041
公开日2012年10月3日 申请日期2012年1月19日 优先权日2011年1月20日
发明者加藤佳一 申请人:松下电器产业株式会社