基于随机计算的高性能低复杂度ldpc译码器的制造方法
【专利摘要】本发明属于无线数字通信和广播【技术领域】，具体为一种基于随机计算的高性能低复杂度LDPC译码器。该译码器支持IEEE802.16（WiMAX）标准，其结构包括：适合IEEE802.16（WiMAX）标准中的（576,480）校验矩阵的NDS系数的查找表（LUT）阵列，带有EM初始化功能的VN阵列，以及带有计算后验信息和SM的饱和计数器。该译码器采用随机计算的信息传播译码算法，在满足当前通信标准吞吐率的同时，可以有效降低译码器的连线复杂度，提高芯片面积利用率；同时该译码器针对特定的校验矩阵，选取合适的NDS参数并改进随机计算硬件结构，降低初始化时间，加快收敛速度，从而提高了其随机计算的译码性能，降低了译码时间，提高了吞吐率。
【专利说明】基于随机计算的高性能低复杂度LDPC译码器
【技术领域】
[0001] 本发明属于无线数字通信和广播【技术领域】，具体涉及一种基于随机计算的高性能 低复杂度LDPC译码器。
【背景技术】
[0002] 自20世纪90年代以来，人类社会进入一个数字化、信息化快速发展的阶段。由于 社会环境的各不相同，信息科学技术的迅速发展，使得社会各领域中不断涌现各种数字通 信技术，而人们对高速可靠的通信系统追求也日益增长。通过对信道信息进行编解码，可 以对带有信道噪声的信息进行纠错，保证信息的安全可靠。其中，LDPC码(低密度奇偶校验 码)是一种高性能的编解码方式，性能可以逼近香农极限。LDPC码由Gallager博士在1962 提出，但是由于当时落后的集成电路制造水平，LDPC码一直没有得到学术界的重视。直到 1997年，Mackay和Neal才重新挖掘出LDPC码，此后LDPC码逐渐成为信道纠错的主力编解 码方式。
[0003] LDPC码相对于其他纠错码具有编码增益高，性能好，译码吞吐率高等各种优点，现 阶段很多通信标准都采用LDPC码进行信道纠错，比如无线接入的WiMAX、WLAN以及数字电 视DVB-S2，DTMB等通信标准采用的是LDPC编解码。LDPC码的译码器电路具有译码电路简 单，并行度高等优点，适用于高吞吐率，尤其是lOOGbps等光通信系统中。
[0004] 随着LDPC码所使用的码长越来越长，校验矩阵的规模也是越来 越大。相应的，LDPC译码器的电路规模也是越来越大。以IEEE 802. 3an (10GBASE-T)为例，其校验矩阵规模为（2048, 1723)，也就是说，LDPC译码器中， VN (Variable Node,变量节点）的个数为2048个，并且每个VN的维数为6,假设 每个信息的量化为4bit，这样VN和CN (Check Node，校验节点）之间的连线总共 2048x6x4 = 49152条。这样的话，译码器中的连线复杂度就过于复杂了，而且占用大量的 芯片面积，带来额外的功耗和降低了芯片的工作频率。在智能手机流行的今天，过大的芯片 面积和过高的功耗显然是无法忍受的。
[0005] 随机计算是一种实现LDPC译码器的新方法。随机计算在概率域对LDPC码进行 解码，通过一系列随机的伯努利序列，将信道信息的概率值转化为一串"01"序列，该序 列中"1"个数的期望值就代表着信道信息的概率。这样，与传统的在对数域进行解码的 Min-Sum等算法对比，随机计算可以将加法，比较等复杂的数学运算转换为与、或、异或等简 单的逻辑运算，VN与CN的复杂度大幅下降。并且，由于每次只需要处理一个bit，所以连线 数量就会下降对应的量化倍数，比如上述的10GBASE-T译码器的连线复杂度就可以下降到 2048x6 = 12288条，减少了 4倍。所以说，随机计算是一种很有前景的LDPC码的解码算法。
【发明内容】
[0006] 本发明的目的在于提供一种基于随机计算的高性能低复杂度LDPC译码器。
[0007] 本发明提供的LDPC译码器，基于随机计算算法，在概率域应用置信传播算法进行 译码。该译码器支持IEEE 802. 16 (WiMAX)标准中的（576, 480)校验矩阵。其结构包括：合 适 IEEE 802. 16 (WiMAX)标准中的（576, 480)校验矩阵的 NDS (noise cbpendent scaling, 依赖于噪声的缩减系数）系数的查找表（LUT)阵列，带有EM (Edge Memory，边沿存储器）初 始化功能的Variable Node (VN)阵列，以及带有计算后验信息S和SM (S Memory，S存储 器）的饱和计数器；其中，所述LUT阵列将带有噪声的信道信息量化成为对应的概率值，NDS 系数将概率值缩减到合理的范围；所述VN阵列计算后验信息并且传递给饱和计数器和对 应的Check Nodes(CN)阵列，初始化EM来缩减译码所需时间；所述饱和计数器用来记录VN 传递的后验信息的概率趋势，并对应进行硬判别输出作为译码输出。SM收集之前可以用来 输出的后验信息值，可以加快收敛速度。
[0008] 本发明中，所述LUT阵列，共有576个LUT，对应码长576。每个LUT根据公式 Z/d+1计算信道信息对应的概率值，其中￡代表带有噪声的信道信息。计算出对应的概 率值后，需要根据NDS参数对概率值进行一定的缩小，这样来加快收敛速度。NDS参数对不 同标准不同校验矩阵来说都是不同的，需要通过计算机仿真来确定。经过仿真，该译码器的 NDS参数为7. 5。
[0009] 本发明中，所述VN阵列，根据维度的不同，包含数个检测信道输入和CN回传前验 信息是否相同的结构，每个结构模块带有一个EM用来收集存储之前相同的信息，并在不相 同的时候输出EM中间存储的值作为输出，加快收敛速度和提高译码性能。该译码器中的VN 的EM带有初始化功能，在新的信道信息输入的第一个周期，使用信道信息量化的第一个比 特值填充整个EM作为初始化值。这样，既不会降低译码性能，还能进一步加快收敛速度。 [0010] 本发明中，所述饱和计数器，是有上下限的计数器。该译码器中采用的计数器的上 下限是±7 (即上限是7,下限是-7)。饱和计数器的输入为外信息R，在输入端出处加上一定 的门电路网络来计算后验信息S，作为输入。和直接输入外信息R相比，S的对概率的表征 更加准确，可以提高译码性能。计数器输入端外有一个小型的门电路网络，来计算S。添加 了和EM功能和结构相似的SM，存储有效的S值，并在S无效的时候输出，加快收敛速度。
[0011] 本发明提供的LDPC译码器，支持IEEE 802. 16 (WiMAX)标准。该译码器采用随机 计算的信息传播译码算法，在满足当前通信标准吞吐率的同时，可以有效降低译码器的连 线复杂度，提高芯片面积利用率。同时该译码器针对特定的校验矩阵，选取合适的NDS参数 并改进了随机计算硬件结构，降低了初始化时间，加快了收敛速度，提高了其随机计算的译 码性能，降低了译码时间，提高了吞吐率。
【专利附图】
【附图说明】
[0012] 图1为本发明随机计算的高性能低复杂度LDPC译码器结构框图。
[0013] 图2为本发明随机计算的高性能低复杂度LDPC译码器的VN基本结构图。
[0014] 图3为本发明随机计算的高性能低复杂度LDPC译码器的EM初始化电路。
[0015] 图4为本发明随机计算的高性能低复杂度LDPC译码器的饱和计数器输入部分电 路。
[0016] 图5为本发明随机计算的高性能低复杂度LDPC译码器的VN结构图。
[0017] 图6为本发明随机计算的高性能低复杂度LDPC译码器的SM和饱和计数器连接 图。
[0018] 图7为本发明随机计算的高性能低复杂度LDPC译码器性能仿真图。
[0019] 图8为本发明随机计算的高性能低复杂度LDPC译码器不同NDS参数性能仿真图。
【具体实施方式】
[0020] 图1所示的即为所设计的基于随机计算的高性能低复杂度的LDPC译码器的示意 框图。每个虚线框中都是一个重要的模块。其中包括LFSR模块，共包括24个随机数发生 器，用来产生随机数，对概率值进行随机化；LUT模块，共包括576个查找表，用来将信道信 息转化为对应的概率值，并根据NDS参数，对概率值进行相应的缩减；VN模块，包含576个 VN，接收来自CN的先验信息，计算外信息和后验信息，外信息传递给对应的CN模块，后验信 息传递给对应的饱和计数器(包含在VN内）。基本结构如图2所示；CN模块，包含96个CN， 接收来自VN的外信息，计算先验信息，并传递给对应的VN模块；校验（Check)模块，包含 96个check，基本结构与CN -致，接收来自饱和计数器的硬判决输出，然后判断是否译码成 功。
[0021] 本发明提出的基于随机计算的译码器加上了初始化VN模块的EM的结构，如图3 所示。在初始化时，W j置为1，则μ的输入就可以直接传递给SET和CLR端口，对EM 进行初始化；初始化持续一个周期；初始化结束之后，^」置为〇,则SET和CLR分别被置 为0和1，EM正常工作。这样对比传统的一位一位初始化EM的方法，该初始化方法可以节 约大量的初始化时间，仿真得到的结果可以节约19. 98%的译码时间。
[0022] 本发明提出的对于IEEE 802. 16 (WiMAX)标准中（576, 480)校验矩阵NDS参数的 选取。NDS参数的选取主要是通过计算机仿真模拟译码器的功能曲线，从而找出最适合的参 数值。图6所示是不同NDS参数下的译码器的功能曲线，可以看出7. 5是最合适的选择。
[0023] 本发明提出的带有后验信息计算和SM结构的饱和计数器的输入端结构，如图4所 示。以3输入的计数器为例。三个逻辑门组成的电路检测三个输入是否是相同的，如果相 同，则输出〇,若有一个不同，那就输出1。update控制是否更新SM内的内容，0就更新，1则 不更新。若相同，则后验信息直接输入给饱和计数器，若不同，则从SM中随机选择一个，输 入到饱和计数器当中。这样的话，可以保证饱和计数器中的都是后验信息，可以加快收敛速 度和提高译码性能。
[0024] 本发明所提出的VN结构，如图5所示。由于（576, 480)矩阵中列重有三种不同的 情况，分别为2, 3, 4,他们的结构大体相同，仅输入的个数不同，所以这里仅以2输入的VN为 例。图5中是一个VN中的子VN，一个VN中有其列重个数的子VN存在。子VN的结构主体 包括由一个与门，一个非与门和一个或门组成的判断输入是否相同的结构和一个64bit的 EM结构。在非初始化的时候，ini_i的值为0,与门和非与门输入为CN反馈的信息和从比较 器量化后的信道信息，当两个输入相同的时候，两个门的输出必然是一个"1"和一个"〇"， 这样或门的输出必然是"1";而两个输入不同时，两个门的输出必然都为"〇"，这样或门的输 出必然是"0"。或门的输出控制了一个数据选择器，代表了是否输出信道的值。当选择值 为"1"的时候，数据选择器直接输出信道的值。64bit的EM结构的作用是存储之前所产生 的有效值。由于随机计算需要有效值，而无效值是有害的，会造成译码锁死，所以存储之前 的有效值并在得到无效值时输出，就是解决锁死的一个很有效的方法。EM -般又移位寄存 器构成，并搭配数据选择器阵列进行随机选取值的功能。当ini_i为"0"，且上方逻辑门部 分输入两个相同的值时，update端口的输入就为" 1"，该值同时输入到EM的in端口，EM就 会移位存储该值；当逻辑门部分输入两个不同的值时，update端口的输入就为"0"，新的值 就不会被存储到EM中。同时，random端口一直输入0-63的随机值，并从out端口输出对 应的比特位，当输入不同时该值就会输出。下方初始化模块就是如图3所示的阵列，它的主 要功能就是在译码的第一个周期内，将EM整体刷新成为第一个输入的信道值。我们知道， 信道信息出错的毕竟是少数，大多数信息是正确的。所以量化后的第一个比较器输出大部 分也是正确的，用这个值初始化EM可以减少之前一位一位初始化的时间，初始化错误的EM 也会很快的刷新成正确值，所以这个方法是可以加快收敛速度的。初始化阵列共有64个如 图3的结构，每一个对应EM中的一个比特，当ini_i为"1"的时候，rst_n也为"1"，这是 in端口就可以输入自己的信息，通过控制SET和CLR端口来刷新EM的值。
[0025] 本发明的计数器结构如图6所示。主要由SM模块和大小为7的饱和计数器组成， 每个VN节点都有一个这样的结构。SM模块的结构如图4所示，这里由3输入的VN举例。 SM的结构和EM-致，都由移位寄存器和数据选择器阵列组成。异或门阵列判断三个输入是 否相同，相同的话就输出" 1"到SM的update端口，得到后验信息S，并存入SM结构中。当 3个输出不同时，输出"0"到SM的update端口，SM根据输入的random信息，随机选择SM 中的比特位输出的计数器中。饱和计数器的输入为"1"是加1，输入为"0"时则减一。最大 最小值为正负7。符号位作为硬判别结果输出给校验（check)模块进行校验，如果全部结果 为"〇"则说明译码正确。
【权利要求】
1. 一种高性能低复杂度LDPC译码器，其特征在于，基于随机计算算法，在概率域应用 置信传播算法进行译码；该译码器支持IEEE802. 16 (WiMAX)标准中的（576, 480)校验矩 阵；其结构包括：适合IEEE802. 16 (WiMAX)标准中的（576, 480)校验矩阵的NDS系数的查 找表LUT阵列，带有EM初始化功能的VN阵列，以及带有计算后验信息和SM的饱和计数器； 其中： 所述LUT阵列将带有噪声的信道信息量化成为对应的概率值，NDS系数将概率值缩减 到合理的范围；所述VN阵列计算后验信息并且将后验信息传递给饱和计数器，外信息传递 给对应的CN阵列，初始化EM来缩减译码所需时间；所述饱和计数器通过相应的加减计数来 记录VN传递的后验信息的概率趋势，并对应进行硬判别输出作为译码输出；SM收集之前可 以用来输出的后验信息值，以加快收敛速度； 这里，NDS是指IEEE802. 16 (WiMAX)标准中的（576, 480)校验矩阵的依赖于噪声的缩 减系数，VN是指变量节点，CN是指校验节点，EM是指边沿存储器，SM是指后验信息S存 储器。
2. 根据权利要求1所述的高性能低复杂度LDPC译码器，其特征在于：所述LUT阵列， 共有576个LUT，对应码长576 ;每个LUT根据公式Z/Z+1计算信道信息对应的概率值，其 中￡代表带有噪声的信道信息；计算出对应的概率值后，根据NDS参数对概率值进行一定 的缩小，使得所有输入值的概率值在一定大小范围中，来加快收敛速度；NDS参数对不同标 准不同校验矩阵来说都是不同的，通过计算机仿真来确定。
3. 根据权利要求2所述的高性能低复杂度LDPC译码器，其特征在于：所述VN阵列，根 据维度的不同，包含数个检测信道输入和CN回传前验信息是否相同的结构，如果相同，就 作为外信息输出；每个结构模块带有一个EM用来收集存储之前相同的外信息信息，并在不 相同的时候输出EM中间存储的值作为输出，这样保证每次VN输出的信息都是之前或者现 在相同的信息，以加快收敛速度和提高译码性能；该译码器中的VN的EM带有初始化功能， 在新的信道信息输入的第一个周期，使用信道信息量化的第一个比特值填充整个EM作为 初始化值。
4. 根据权利要求3所述的高性能低复杂度LDPC译码器，其特征在于：所述饱和计数器 有上下限；饱和计数器的输入为外信息R，在输入端出处加上一定的门电路网络来计算后 验信息S，作为输入；计数器输入端外有一个小型的门电路网络，来计算S，添加和EM功能和 结构相似的SM，存储有效的S值，并在S无效的时候输出。
【文档编号】H03M13/11GK104242956SQ201410437444
【公开日】2014年12月24日 申请日期:2014年9月1日 优先权日:2014年9月1日
【发明者】陈赟, 张启晨, 吴迪, 曾晓洋 申请人:复旦大学