复位电路及电路复位方法
【专利摘要】本发明提供一种复位电路及电路复位方法，其中，该电路复位方法包括：输入门控开关信号和复位信号；接收门控开关信号和复位信号，并对所述门控开关信号和所述复位信号进行逻辑“或”运算以输出相应的信号；将所述输出的信号进行延迟后再输出；根据所述输出的信号以及外部时钟信号保持或关断输出的时钟信号。利用本发明，使复位电路在撤销复位信号的阶段关断输出的时钟，降低同步复位时序收敛难度，并且对电路的改变简单、工作量小、风险小。
【专利说明】复位电路及电路复位方法
【技术领域】
[0001]本发明涉及复位控制【技术领域】，尤其涉及一种复位电路及电路复位方法。
【背景技术】
[0002]随着数字芯片的工作频率越来越高，对芯片时序设计人员提出了更高的要求。由于芯片需要工作的频率变高，不仅时钟电路的时序收敛变得困难，在过去较为容易收敛的复位电路设计也越发困难。并且，数字芯片中大部分采用异步复位有效，同步复位撤销的设计方法，所以在复位撤销时电路实现工程师需要严格检查每一个寄存器的复位端的复位信号相对于时钟沿的时间是否满足复位建立和复位保持的时间，一旦不满足复位建立和复位保持的时间，可能会导致芯片无法正常工作。
【发明内容】
[0003]鉴于上述问题，本发明提供一种克服上述问题或者至少部分解决上述问题的复位电路及电路复位方法。
[0004]本发明提供一种复位电路，所述复位电路包括:或门电路，用于接收门控开关信号和复位信号，并对所述门控开关信号和所述复位信号进行逻辑“或”运算，以输出相应的信号；延时电路，用于将所述或门电路输出的信号进行延迟后再输出；时钟门控电路，用于根据所述延时电路输出的信号以及外部的时钟信号保持或关断输出至工作电路的时钟信号。
[0005]其中，锁存器，用于接收并锁存由所述延时电路输出的信号；与门电路，用于对所述锁存器输出的信号与所述外部的时钟信号进行逻辑“与”运算，以保持或关断输出至所述工作电路的时钟信号。
[0006]其中，当所述门控开关信号或所述复位信号为有效信号时，所述或门电路输出有效的关闭时钟信号并经过所述延时电路延时一段时间后输出至所述时钟门控电路，所述时钟门控电路接收所述有效的关闭时钟信号以关断输出至所述工作电路的时钟信号；当所述门控开关信号和所述复位信号均为无效信号时，所述或门电路输出无效的关闭时钟信号并经过所述延时电路延时一段时间后输出至所述时钟门控电路，所述时钟门控电路接收所述无效的关闭时钟信号以保持输出至所述工作电路的时钟信号。
[0007]本发明还提供一种电路复位方法，所述方法包括:输入门控开关信号和复位信号；接收门控开关信号和复位信号，并对所述门控开关信号和所述复位信号进行逻辑“或”运算以输出相应的信号；将所述输出的信号进行延时；根据所述延时的信号以及外部的时钟信号保持或关断输出的时钟信号。
[0008]其中，所述根据所述延时的信号以及外部的时钟信号保持或关断输出的时钟信号的步骤包括:接收并锁存所述延时的信号；对所述锁存的信号与所述外部的时钟信号进行逻辑“与”运算，以保持或关断输出的时钟信号。
[0009]其中，当所述门控开关信号或所述复位信号为有效信号时，输出有效的关闭时钟信号并经过延时一段时间后输出，根据所述外部的时钟信号与所述延时的有效的关闭时钟信号关断输出的时钟信号；当所述门控开关信号和所述复位信号均为无效信号时，输出无效的关闭时钟信号并经过所述延时电路延时一段时间后输出，根据所述外部的时钟信号与所述延时的无效的关闭时钟信号保持输出的时钟信号。
[0010]本发明提供的一种复位电路及电路复位方法，在或门电路与时钟门控电路之间增加延时电路，由或门电路运算的门控开关信号和复位信号所产生结果经过延时电路的延时后输出至门控时钟电路，以保持或关断输出的时钟信号。从而，使复位电路在撤销复位信号的阶段关断输出的时钟，降低同步复位时序收敛难度，并且对电路的改变简单、工作量小、风险小。
【专利附图】
【附图说明】
[0011]图1为本发明实施方式中的复位电路的功能模块示意图；
[0012]图2为本发明实施方式中的时钟门控电路的结构示意图；
[0013]图3为本发明实施方式中的信号时序图；
[0014]图4为本发明实施方式中的电路复位方法的流程示意图。
[0015]标号说明:
[0016]复位单路10
[0017]或门电路11
[0018]输入端110、111
[0019]延时电路12
[0020]时钟门控电路13
[0021]锁存器130
[0022]与门电路131
[0023]输入端130a、130b、131a、131b、132
[0024]工作电路14
【具体实施方式】
[0025]为详细说明本发明的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。
[0026]ACE总线协议:ACE协议是ARM公司AMBA 4总线的一致性扩展协议(ACE)，可以实现在多个多个CPU处理器之间实现数据完全一致，可以更好地利用高速缓存并简化软件开发。
[0027]Cache:高速缓冲存储器(cache)是存在于主存与CPU之间的存储器，由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU的速度。
[0028]请参阅图1，为本发明实施方式中的复位电路的功能模块示意图，该复位电路10包括或门电路11、延时电路12、时钟门控电路13以及工作电路14。该复位电路10被提供了外部时钟信号，例如，系统时钟信号，以及外部复位信号和门控开关信号。该外部复位信号被用来初始化工作电路，例如该工作电路14。具体地，该或门电路11与该延时电路12、时钟门控电路13以及工作电路14依次连接。外部的时钟信号施加到该时钟门控电路13的输入端132，而门控开关信号和外部的复位信号分别施加到该或门电路11的输入端110、
111。
[0029]该或门电路11接收该门控开关信号和该复位信号，并对该门控开关信号和该复位信号进行逻辑“或”运算，以输出关闭时钟信号，即，在该门控开关信号和该复位信号中的任何一个信号为有效信号时都能控制关闭时钟信号。其中，该关闭时钟信号对应有效信号(有效的门控开关信号或者有效的复位信号)。
[0030]该延时电路12用于将该或门电路11产生的关闭时钟信号进行延迟后再输出至时钟门控电路13，以确保复位信号撤销后(无效的复位信号)并经过一段时间后，该关闭时钟信号才能被输出到该时钟门控电路13。其中，该延时电路12可以用缓存器或者寄存器的串联形成。
[0031 ] 该时钟门控电路13用于根据该延时电路12输出的关闭时钟信号以及外部的时钟信号控制输出至该工作电路14的时钟信号，从而保持或关断该工作电路14的时钟信号。
[0032]请同时参阅图2，为本发明实施方式中的时钟门控电路的结构示意图。该时钟门控电路13包括锁存器130以及与门电路131，外部的时钟信号同时施加到该锁存器130的一输入端130a与该与门电路131的一输入端131a，该关闭时钟信号经过该延时电路12的延时作用后施加到该锁存器130的另一输入端130b。该锁存器130对该关闭时钟信号与该时钟信号进行锁存后输出到该与门电路131的另一输入端131b，该与门电路131根据两个输入端131a、131b输入的信号进行逻辑“与”运算后输出相应的时钟信号。具体地，当关闭时钟信号为I时输出关断时钟信号，当关闭时钟信号为O时输出保持时钟信号。
[0033]请参阅图3，为本发明实施方式中的信号时序图。该复位电路10的具体工作原理如下所述。时钟信号持续地输入至该时钟门控电路13，当复位信号变为有效信号并持续时间段tl后门控开关信号也变为有效信号，由于延时电路12的延时作用，在延时t2时间后才将关闭时钟信号输出至时钟门控电路13，因此，经历t2时间后该时钟门控门控电路13才控制输出至工作电路14的时钟信号关闭。当经过t3时间后复位信号变为无效信号时，在t4时间段由于门控开关信号仍然为有效信号，因此该或门电路11接收有效的门控开关信号与无效的复位信号，经过逻辑“或”运算后输出有效的门控开关信号。但是，由于延时电路12的延时作用，使得该有效的门控开关信号被延迟输出至该时钟门控电路13。因此，在复位信号变为无效信号的t4时间段(延时电路12的延迟时间)内，该时钟门控电路13仍然控制关闭输出至工作电路14的时钟信号。当经过t4时间段后，该门控开关信号变为无效信号时，该或门电路11根据无效的门控开关信号与无效的复位信号输出无效的时钟关闭信号至延时电路12，同样由于延时电路12的延时作用，使得无效的时钟关闭信号被延迟t5时间后才输出至该时钟门控电路13。因此，在t5时间段内，该时钟门控电路13仍然保持输出至工作电路14的时钟信号为关闭状态，并在t5时间段后接收到该无效的时钟关闭信号。该时钟门控电路13根据该无效的时钟关闭信号控制打开输出至工作电路14的时钟信号。因此，通过如上所述的工作原理，该复位电路10在撤销有效的复位信号时，可以保证输出时钟没有马上翻转恢复，以及在撤销有效的复位信号和门控信号时的一段时间后恢复输出时钟。
[0034]图4为本发明实施方式中的电路复位方法的流程示意图。
[0035]步骤S20，输入门控开关信号和复位信号；
[0036]步骤S21，接收门控开关信号和复位信号，并对该门控开关信号和该复位信号进行逻辑“或”运算以输出相应的信号；
[0037]步骤S22，将该输出的信号进行延时；
[0038]步骤S23，根据该延时的信号以及外部的时钟信号保持或关断输出至工作电路的时钟信号。
[0039]具体地，步骤S23具体地为:接收并锁存该延时的信号，并对该锁存的信号与该外部的时钟信号进行逻辑“与”运算，以保持或关断输出的至工作电路的时钟信号。
[0040]其中，当该门控开关信号和/或复位信号为有效信号时，输出有效的时钟关闭信号并延时一段时间，根据该外部的时钟信号与该延时的有效的时钟关闭信号关断输出的时钟信号；当该门控开关信号与该复位信号均为无效信号时，输出无效的时钟关闭信号并该延时一段时间，根据外部的时钟信号与该延时的无效的时钟关闭信号保持输出的时钟信号。
[0041 ] 本发明提供的一种复位电路以及电路复位方法，在或门电路与时钟门控电路之间增加延时电路，由或门电路运算的门控开关信号和复位信号所产生结果经过延时电路的延时后输出至门控时钟电路，以保持或关断输出的时钟信号。从而，使复位电路在撤销复位信号的阶段关断输出的时钟，降低同步复位时序收敛难度，并且对电路的改变简单、工作量小、风险小。
[0042]以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本发明的专利保护范围内。
【权利要求】
1.一种复位电路，其特征在于，所述复位电路包括: 或门电路，用于接收门控开关信号和复位信号，并对所述门控开关信号和所述复位信号进行逻辑“或”运算，以输出相应的信号； 延时电路，用于将所述或门电路输出的信号进行延迟后再输出； 时钟门控电路，用于根据所述延时电路输出的信号以及外部的时钟信号保持或关断输出至工作电路的时钟信号。
2.如权利要求1所述的复位电路，其特征在于，所述时钟门控电路包括: 锁存器，用于接收并锁存由所述延时电路输出的信号； 与门电路，用于对所述锁存器输出的信号与所述外部的时钟信号进行逻辑“与”运算，以保持或关断输出至所述工作电路的时钟信号。
3.如权利要求1或2所述的复位电路，其特征在于，当所述门控开关信号或所述复位信号为有效信号时，所述或门电路输出有效的关闭时钟信号并经过所述延时电路延时一段时间后输出至所述时钟门控电路，所述时钟门控电路接收所述有效的关闭时钟信号以关断输出至所述工作电路的时钟信号； 当所述门控开关信号和所述复位信号均为无效信号时，所述或门电路输出无效的关闭时钟信号并经过所述延时电路延时一段时间后输出至所述时钟门控电路，所述时钟门控电路接收所述无效的关闭时钟信号以保持输出至所述工作电路的时钟信号。
4.一种电路复位方法，其特征在于，所述方法包括: 输入门控开关信号和复位信号； 接收门控开关信号和复位信号，并对所述门控开关信号和所述复位信号进行逻辑“或”运算以输出相应的信号； 将所述输出的信号进行延时； 根据所述延时的信号以及外部的时钟信号保持或关断输出的时钟信号。
5.如权利要求4所述的电路复位方法，其特征在于，所述根据所述延时的信号以及外部的时钟信号保持或关断输出的时钟信号的步骤包括: 接收并锁存所述延时的信号； 对所述锁存的信号与所述外部的时钟信号进行逻辑“与”运算，以保持或关断输出的时钟信号。
6.如权利要求4或5所述的电路复位方法，其特征在于，当所述门控开关信号或所述复位信号为有效信号时，输出有效的关闭时钟信号并经过延时一段时间后输出，根据所述外部的时钟信号与所述延时的有效的关闭时钟信号关断输出的时钟信号； 当所述门控开关信号和所述复位信号均为无效信号时，输出无效的关闭时钟信号并经过所述延时电路延时一段时间后输出，根据所述外部的时钟信号与所述延时的无效的关闭时钟信号保持输出的时钟信号。
【文档编号】H03K17/22GK104242885SQ201410461058
【公开日】2014年12月24日 申请日期:2014年9月11日 优先权日:2014年9月11日
【发明者】廖裕民 申请人:福州瑞芯微电子有限公司