一种低压差线性稳压器的上电延迟电路的制作方法
【专利摘要】本实用新型公开了提供一种低压差线性稳压器的上电延迟电路，包括：LDO稳压模块、第一电容、第一电阻、第二电阻、输入减噪电路和输出减噪电路；其中，所述第一电容连接在所述LDO稳压模块的可调整引脚与信号地之间；所述第一电阻连接在所述LDO稳压模块的可调整引脚与输出引脚之间；所述第二电阻与所述第一电容并联连接；所述输入减噪电路与所述LDO稳压模块的输入引脚连接；所述输出减噪电路与所述LDO稳压模块的输出引脚连接。应用本技术方案能在主芯片未启动时对LDO稳压模块进行上电时序控制，简化电源电路，降低成本。
【专利说明】一种低压差线性稳压器的上电延迟电路
【技术领域】
[0001]本实用新型涉及电源电路【技术领域】，尤其涉及一种低压差线性稳压器的上电延迟电路。
【背景技术】
[0002]目前液晶电视驱动主板的系统电源架构中，对于板卡上的主芯片以及外设模块的不同供电电压上电时序有着先后的逻辑要求。而系统电源架构中的低压线性稳压器(LowDropout Regulator,简称LD0)在输出电源的上电时序上有着更严格的要求，由于LDO稳压模块自身不能实现上电延迟，对于同一个电压网络转换出来的不同电源之间的时序要实现先后的逻辑控制，传统的技术是通过电源管理芯片或者增加MOS管控制电路实现对各电路电压上电时序的控制。
[0003]MOS管控制电路主要是通过MOS管的开断，控制输出电压，譬如当控制信号为高电平时，MOS管导通，LDO稳压模块的电压输出由5V转换为3.3V，整个过程通过控制该控制信号实现了 LDO稳压模块的上电时序控制。
[0004]但是，由于在系统电源架构中添加了电源管理芯片或MOS管控制电路，会使电路变得复杂，成本较高，而且占用了主芯片的10 口资源或电源管理芯片资源，无法在主芯片未启动时实现受控。
【发明内容】
[0005]本实用新型的目的在于提供一种低压差线性稳压器的上电延迟电路，应用本技术方案能在主芯片未启动时对LDO稳压模块进行上电时序控制，简化电源电路，降低成本。
[0006]为解决【背景技术】描述的技术问题，本实用新型实施例提供一种低压差线性稳压器的上电延迟电路，包括:LD0稳压模块、第一电容、第一电阻、第二电阻、输入减噪电路和输出减噪电路；其中，所述第一电容连接在所述LDO稳压模块的可调整引脚与信号地之间；所述第一电阻连接在所述LDO稳压模块的可调整引脚与输出引脚之间；所述第二电阻与所述第一电容并联连接；所述输入减噪电路与所述LDO稳压模块的输入引脚连接；所述输出减噪电路与所述LDO稳压模块的输出引脚连接。
[0007]进一步的，所述输入减噪电路包括:并联连接的第二电容和第三电容。
[0008]进一步的，所述输出减噪电路包括:并联连接的第四电容和第五电容。
[0009]进一步的，所述LDO稳压模块是型号为LC1117CLTRAD的芯片。
[0010]由上可见，本实用新型实施例的上电延迟电路，通过在LDO稳压模块的可调整引脚和信号地之间串联连接第一电容，在输入电压上电时，第一电容进行充电，可调整引脚相当于与信号地短接，LDO稳压模块输出1.25V电压。随着第一电容充电渐渐充电，LDO稳压模块的输出电压渐渐上升，当充电完毕时，输出电压为3.3V,从而实现LDO稳压模块的上电延迟控制。可见，相比于现有技术，本技术方案不依赖主芯片，不占用主芯片的10 口资源或电源管理芯片资源，能在主芯片未启动时对上电时序进行控制，而且减少了 MOS管控制电路，降低成本。
[0011]另外,本技术方案中的延时时间可以根据第一电容、第一电阻和第二电阻的值来确定，电路简单，能增加LDO稳压模块的受控功能，拓展其应用范围。
【专利附图】
【附图说明】
[0012]图1是本实用新型提供的一种低压差线性稳压器的上电延迟电路的电路结构示意图。
【具体实施方式】
[0013]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。
[0014]参见图1，图1是本实用新型提供的一种低压差线性稳压器的上电延迟电路的电路结构示意图。该电路适用于LDO稳压模块的上电时序控制，主要包括:LDO稳压模块UL31、第一电容CL35、第一电阻RL31、第二电阻RL32、输入减噪电路和输出减噪电路。
[0015]其中，第一电容CL35连接在LDO稳压模块UL31的可调整引脚ADJ与信号地之间；第一电阻RL31连接在LDO稳压模块UL31的可调整引脚ADJ与输出引脚VO之间；第二电阻RL32与第一电容CL35并联连接；输入减噪电路与LDO稳压模块UL31的输入引脚VI连接；输出减噪电路与LDO稳压模块UL31的输出引脚VO连接。
[0016]在本实施例中，输入减噪电路包括:并联连接的第二电容CL31和第三电容CL32，该输入减噪电路一段分别与输入引脚VO连接，另一端与信号地连接。第二电容CL31和第三电容CL32起退耦和旁路的作用，实现减小输入电压的纹波和高频噪声。
[0017]在本实施例中，输出减噪电路包括:并联连接的第四电容CL33和第五电容CL34，该输出减噪电路一端与输出引脚VO连接，另一端与信号地连接。第四电容CL33和第五电容CL34的作用是减小输出电压的纹波和高频噪声。
[0018]在本实施例中，LDO稳压模块UL31可以但不限于为型号是LC1117CLTRAD的芯片。
[0019]如图1所示，本实施例的工作流程具体如下:当5V_M的上电时，第一电容CL35进行充电，LDO稳压模块UL31的ADJ引脚相当于之间与地短接，LDO稳压模块UL31输出电压为1.25V。而随着电容的充电，LDO稳压模块UL31的输出电压缓缓上升，当充电完毕时，输出电压为3.3V。另外，在刚上电时，第二电阻RL32相当于被第一电容CL35短路，此时第一电阻RL31和第一电容CL35串联，电路上电延迟的时间由电容充电时间决定，电容充电时间由第一电容CL35的容值和第一串联电阻RL31的阻值的积决定。因此通过改变容值和阻值可以实现上电延时时间的改变，以电容充电为最终充电电压的90%为上电标准，则上电延迟时间的计算公式为:t = RCXLn[I + (1-0.9)] =2.3RC。
[0020]由上可见，本实用新型实施例的上电延迟电路，通过在LDO稳压模块UL31的可调整引脚ADJ和信号地之间串联连接第一电容CL35，在输入电压上电时，第一电容CL35进行充电，可调整引脚ADJ相当于与信号地短接，LDO稳压模块UL31输出1.25V电压。随着第一电容CL35充电渐渐充电，LDO稳压模块UL31的输出电压渐渐上升，当充电完毕时，输出电压为3.3V，从而实现LDO稳压模块UL31的上电延迟控制。可见，相比于现有技术，本技术方案不依赖主芯片，不占用主芯片的IO 口资源或电源管理芯片资源，能在主芯片未启动时对上电时序进行控制，而且减少了 MOS管控制电路，降低成本。
[0021]另外,本技术方案中的延时时间可以根据第一电容、第一电阻和第二电阻的值来确定，电路简单，能增加LDO稳压模块的受控功能，拓展其应用范围。以上所述是本实用新型的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
【权利要求】
1.一种低压差线性稳压器的上电延迟电路，其特征在于，包括:LDO稳压模块、第一电容、第一电阻、第二电阻、输入减噪电路和输出减噪电路；其中，所述第一电容连接在所述LDO稳压模块的可调整引脚与信号地之间；所述第一电阻连接在所述LDO稳压模块的可调整引脚与输出引脚之间；所述第二电阻与所述第一电容并联连接；所述输入减噪电路与所述LDO稳压模块的输入引脚连接；所述输出减噪电路与所述LDO稳压模块的输出引脚连接。
2.根据权利要求1所述的上电延迟电路，其特征在于，所述输入减噪电路包括:并联连接的第二电容和第三电容。
3.根据权利要求1所述的上电延迟电路，其特征在于，所述输出减噪电路包括:并联连接的第四电容和第五电容。
4.根据权利要求1所述的上电延迟电路，其特征在于，所述LDO稳压模块是型号为LC1117CLTRAD的芯片。
【文档编号】H03K17/28GK203708211SQ201420043826
【公开日】2014年7月9日 申请日期:2014年1月23日 优先权日:2014年1月23日
【发明者】杨继龙, 王淼, 甘恒, 陈荣坚, 黄朝焕, 李定松, 陈湘武, 周海, 潘军璋, 洪焕淸 申请人:广州视源电子科技股份有限公司