占空比调整电路和模数转换系统的制作方法

本发明涉及电路领域，尤其涉及一种占空比调整电路和模数转换系统。

背景技术：

时钟占空比调整电路在模拟数字转换器(ADC)中应用非常广泛，时钟的性能直接影响ADC的整体性能，尤其在逐次逼近寄存器型模拟数字转换器(SAR ADC)中，由于整体功耗较小，因此实现低功耗高性能的时钟占空比稳定电路有着很大的意义。

异步结构的SAR ADC中，由于每个周期需要进行多次比较，随着精度的增加，需要改变ADC的比较工作时间，压缩采样时间，因此需要占空比低于50％的时钟。

图1为一种现有占空比调整电路，包括：与门11、可控延迟电路12、占空比检测单元13和误差放大器14。

占空比检测单元13可以是由电阻R11和电容C11组成的RC滤波器，通过RC滤波器检测输出时钟信号clk_out，得到与时钟信号clk_out的占空比相应的直流信号VD。直流信号VD的电压值与输出时钟信号的占空比相关。

直流信号VD与基准电压VREF的电压差经过误差放大器14放大得到调整电压VC，不同电压值的调整电压VC控制可控延迟电路12对输入时钟clk_in进行不同时间的延迟，从而得到延迟时钟信号clk_d。然后，经过主通路得出所需占空比的输出时钟信号clk_out，整体环路为一个负反馈。

上述占空比调整电路的实现原理:

(Do*VDD-VREF)*A*K＝Do 公式1

在公式1中，Do为输出时钟信号clk_out的占空比，VDD为电源电压的电压值，VREF为基准电压VREF的电压值，A为误差放大器14的增益，K为调整电压VC相对可控延迟电路12延迟的系数。

将公式1变形可以得到：

Do＝A*K*VREF/(A*VDD*K-1) 公式2

在公式2中，由于A>>1,所以：

Do≈VREF/VDD 公式3

由公式3可以推导出，调整基准电压VREF的电压值，经过环路的转换，可以达到调整占空比的目的。

然而，上述占空比调整电路是一个连续的反馈环路，为了提高环路的稳定性，通常将误差放大器14的增益和带宽设置的较大，但是这样会增加静态功耗，在低功耗ADC应用中是不合适的。

技术实现要素：

本发明解决的问题是现有时钟占空比调整电路的功耗较大。

为解决上述问题，本发明提供一种占空比调整电路，包括：与门、可控延迟单元、占空比检测单元、动态比较器和电荷泵；

所述与门的第一输入端适于输入第一时钟信号，所述与门的第二输入端适于输入第二时钟信号，所述与门的输出端适于输出第三时钟信号；

所述占空比检测单元适于根据所述第三时钟信号输出检测电压，所述检测电压的电压值与所述第三时钟信号的占空比相关；

所述动态比较器的第一输入端适于输入所述检测电压，所述动态比较器的第二输入端适于输入基准电压，所述动态比较器的输出端连接所述电荷泵的输入端；

所述电荷泵的输出端适于输出调整电压；

所述可控延迟单元适于根据所述调整电压延迟所述第一时钟信号以获得所述第二时钟信号。

可选的，所述电荷泵包括：第一PMOS管、第一NMOS管、第一开关、第二开关、第一电容和第二电容；

所述第一PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接 所述第一NMOS管的漏极和第一开关的第一端，所述第一PMOS管的栅极连接所述第一NMOS管的栅极后作为所述电荷泵的输入端；

所述第一开关的第二端连接所述第二开关的第一端和所述第一电容的第一端；

所述第二开关的第二端连接所述第二电容的第一端后作为所述电荷泵的输出端；

所述第一NMOS管的源极连接所述第一电容的第二端和所述第二电容的第二端和地电压。

可选的，所述第一开关包括：第二PMOS管和第二NMOS管；

所述第二PMOS管的漏极连接所述第二NMOS管的漏极后作为所述第一开关的第一端。所述第二PMOS管的源极连接所述第二NMOS管的源极后作为所述第一开关的第二端。

可选的，所述第二开关包括：第三PMOS管和第三NMOS管；

所述第三PMOS管的漏极连接所述第三NMOS管的漏极后作为所述第二开关的第一端。所述第三PMOS管的源极连接所述第三NMOS管的源极后作为所述第二开关的第二端。

可选的，所述第一开关的控制信号和所述第二开关的控制信号均与所述第一时钟信号频率相同。

可选的，所述第一开关的控制信号是所述第二开关的控制信号的反相信号。

可选的，所述占空比检测单元包括：滤波电阻和滤波电容；

所述滤波电阻的第一端适于输入所述第三时钟信号，所述滤波电阻的第二端连接所述滤波电容的第一端并适于输入所述检测电压；

所述滤波电容的第二端接地。

可选的，所述动态比较器包括：第一反相器、第二反相器、第一与非门、第二与非门、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS 管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；

所述第一反相器的输出端连接第一与非门的第一输入端；所述第二反相器的输出端连接第二与非门的第一输入端；所述第一与非门的第二输入端连接第二与非门的输出端；所述第二与非门的第二输入端连接所述第一与非门的输出端后作为所述动态比较器的输出端；

所述第四PMOS管的源极连接电源电压VDD，所述第四PMOS管的漏极连接第五PMOS管的源极和第六PMOS管的源极；

所述第五PMOS管的栅极适于输入所述检测电压VD，所述第五PMOS管的漏极连接所述第七PMOS管的源极和第四NMOS管的漏极；

所述第六PMOS管的栅极适于输入所述基准电压VREF，所述第六PMOS管的漏极连接所述第八PMOS管的源极和第九NMOS管的漏极；

所述第四NMOS管的源极连接所述第五NMOS管的源极、第六NMOS管的源极、第七NMOS管的源极、第八NMOS管的源极和第九NMOS管的源极；

所述第七PMOS管的栅极连接第六NMOS管的栅极、第八PMOS管的漏极、第七NMOS管的漏极、第八NMOS管的漏极和所述第一反相器的输入端，所述第七PMOS管的漏极连接所述第五NMOS管的漏极、第六NMOS管的漏极、第八PMOS管的栅极、第七NMOS管的栅极和所述第二反相器的输入端；

所述第四PMOS管的栅极、第四NMOS管的栅极、第五NMOS管的栅极、第八NMOS管的栅极和第九NMOS管的栅极均适于输入时钟信号。

本发明还提供一种模数转换系统，包括模数转换器和上述占空比调整电路，所述占空比调整电路提供所述模数转换器所需的时钟信号。

与现有技术相比，本发明的技术方案将连续的第三时钟信号离散化，达到用动态比较器和电荷泵替代误差放大器的效果，大幅度降低了静态功耗，使得占空比调整电路可以用于低功耗要求的模数转换器。

附图说明

图1是现有占空比调整电路的结构示意图；

图2是本发明实施例的占空比调整电路的结构示意图；

图3是本发明实施例的电荷泵的结构示意图；

图4是本发明实施例的第一开关的结构示意图；

图5是本发明实施例的动态比较器的结构示意图；

图6是本发明实施例的比较电路的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图2所示，本发明实施例提供一种占空比调整电路，包括：与门21、可控延迟单元22、占空比检测单元23、动态比较器24和电荷泵25。

所述与门21的第一输入端适于输入第一时钟信号clk_in，所述与门21的第二输入端适于输入第二时钟信号clk_d，所述与门21的输出端适于输出第三时钟信号clk_out。所述占空比检测单元23适于根据所述第三时钟信号clk_out输出检测电压VD，所述检测电压VD的电压值与所述第三时钟信号clk_out的占空比相关。

所述动态比较器24的第一输入端适于输入所述检测电压VD，所述动态比较器24的第二输入端适于输入基准电压VREF，所述动态比较器24的输出端Voutp连接所述电荷泵25的输入端。所述电荷泵25的输出端适于输出调整电压VC。所述可控延迟单元22适于根据所述调整电压VC延迟所述第一时钟信号clk_in以获得所述第二时钟信号clk_d。

在本实施例中，基准电压VREF依据第三时钟信号clk_out所需占空比来设置。占空比检测单元23将占空比调整电路输出的第三时钟信号clk_out转换为模拟的检测电压VD，第三时钟信号clk_out的占空比与检测电压VD的电压值关系如下：

VD＝Vo*VDD 公式4

在公式4中，VD为检测电压VD的电压值，Vo为第三时钟信号clk_out的占空比，VDD为电源电压VDD的电压值。

当第三时钟信号clk_out的实际占空比与所需占空比不相等时，检测电压VD与基准电压VREF的电压值不相等，使得动态比较器24输出“1”或“0”。电荷泵25根据动态比较器24的输出调节调整电压VC的电压值，从而使可控延迟单元22调整了对第一时钟信号clk_in的延迟时间，即第二时钟信号clk_d相对于第一时钟信号clk_in的延迟时间。通过反馈环路的调节，使得检测电压VD与基准电压VREF的电压值相等，第三时钟信号clk_out的实际占空比与所需占空比相等。

在上述调节过程中，动态比较器24将连续的第三时钟信号clk_out离散化，达到用动态比较器24和电荷泵25替代误差放大器的效果，大幅度降低了静态功耗，使得占空比调整电路可以用于低功耗要求的模数转换器。

下面对占空比调整电路的各个部分做详细说明。

所述占空比检测单元23可以包括：滤波电阻R23和滤波电容C23。

所述滤波电阻R23的第一端适于输入所述第三时钟信号clk_out，所述滤波电阻R23的第二端连接所述滤波电容C23的第一端并适于输入所述检测电压VD。所述滤波电容C23的第二端接地。当然，占空比检测单元23也可以采用其他现有结构来实现，此处不再赘述。

所述可控延迟单元22可以采用现有能够实现该单元功能的电路来实现，具体电路为本领域技术人员所熟知，此处不再赘述。

如图3所示，所述电荷泵25可以包括：第一PMOS管MP1、第一NMOS管MN1、第一开关S1、第二开关S2、第一电容C21和第二电容C22。

所述第一PMOS管MP1的源极连接电源电压VDD，所述第一PMOS管MP1的漏极连接所述第一NMOS管MN1的漏极和第一开关S1的第一端，所述第一PMOS管MP1的栅极连接所述第一NMOS管MN1的栅极后作为所述电荷泵25的输入端。

所述第一开关S1的第二端连接所述第二开关S2的第一端和所述第一电容C21的第一端。所述第二开关S2的第二端连接所述第二电容C22的第一端后作为所述电荷泵25的输出端。所述第一NMOS管MN1的源极连接所述第一电容C21的第二端和所述第二电容C22的第二端和地电压GND。

本实施例提供的改进型电荷泵，采用电荷重新分配法，无需精确电流源，也无需偏置电路或电流镜，所以不会引入静态功耗，这样可以进一步降低占空比调整电路的整体功耗。并且，输出的调整电压VC的变化台阶大小对时间不敏感，只与第一电容C21和第二电容C22的电容值比例有关，其表达式为：

Step＝VDD*C1/(C1+C2) 公式5

在公式5中，step为调整电压VC的变化台阶大小，C1为第一电容C21的电容值，C2为第二电容C22的电容值，VDD为电源电压VDD的电压值。调整电压VC的变化台阶大小一个时钟周期改变一次。

第一电容C21和第二电容C22的电容值比例工艺上相对精准，对调整电压VC的变化台阶大小的控制也会比较精准。

控制所述第一开关S1和第二开关S2的断开或闭合的控制信号可以与第一时钟信号clk_in频率相同，并且第一开关S1的控制信号是第二开关S2的控制信号的反相信号。

如图4所示，所述第一开关S1可以包括：第二PMOS管和第二NMOS管。

所述第二PMOS管MP2的漏极连接所述第二NMOS管MN2的漏极后作为所述第一开关S1的第一端。所述第二PMOS管MP2的源极连接所述第二NMOS管MN2的源极后作为所述第一开关S1的第二端。

第二开关S2也可以采用第一开关S1的结构，即第二开关S2包括：第三PMOS管和第三NMOS管。所述第三PMOS管的漏极连接所述第三NMOS管的漏极后作为所述第二开关S2的第一端。所述第三PMOS管的源极连接所述第三NMOS管的源极后作为所述第二开关S2的第二端。

为了降低静态功耗，本实施例采用动态比较器实现电压比较功能，如图5 所示，所述动态比较器24可以包括比较电路241和输出锁存电路242。

所述比较电路241的第一输入端输入所述检测电压VD，所述比较电路241的第二输入端输入时钟信号clk，所述比较电路241的第三输入端输入所述基准电压VREF，所述比较电路241的第一输出端o1p连接输出锁存电路242中的第一反相器243，所述比较电路241的第二输出端o1n连接锁存电路242中的第二反相器244。

输出锁存电路242包括：第一反相器243、第二反相器244、第一与非门245和第二与非门246。所述第一反相器243的输出端连接第一与非门245的第一输入端。所述第二反相器244的输出端连接第二与非门246的第一输入端。所述第一与非门245的第二输入端连接第二与非门246的输出端。所述第二与非门246的第二输入端连接所述第一与非门245的输出端后作为所述动态比较器24的输出端Voutp。

如图6所示，所述比较电路241包括：第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8和第九NMOS管MN9。

所述第四PMOS管MP4的源极连接电源电压VDD，所述第四PMOS管MP4的漏极连接第五PMOS管MP5的源极和第六PMOS管MP6的源极。

所述第五PMOS管MP5的栅极适于输入所述检测电压VD，所述第五PMOS管MP5的漏极连接所述第七PMOS管MP7的源极和第四NMOS管MN4的漏极。

所述第六PMOS管MP6的栅极适于输入所述基准电压VREF，所述第六PMOS管MP6的漏极连接所述第八PMOS管MP8的源极和第九NMOS管MN9的漏极。

所述第四NMOS管MN4的源极连接所述第五NMOS管MN5的源极、第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和第九NMOS管MN9的源极。

所述第七PMOS管MP7的栅极连接第六NMOS管MN6的栅极、第八 PMOS管MP8的漏极、第七NMOS管MN7的漏极和第八NMOS管MN8的漏极后作为所述比较电路241的第一输出端o1p。所述第七PMOS管MP7的漏极连接所述第五NMOS管MN5的漏极、第六NMOS管MN6的漏极、第八PMOS管MP8的栅极和第七NMOS管MN7的栅极后作为所述比较电路241的第一输出端o1n。

所述第四PMOS管MP4的栅极、第四NMOS管MN4的栅极、第五NMOS管MN5的栅极、第八NMOS管MN8的栅极和第九NMOS管MN9的栅极均适于输入时钟信号clk。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。