执行于通量图形处理器的低密度奇偶校验解码方法与流程

本发明是有关于一种平行化数据处理技术，且特别是有关于一种执行于通量图形处理器的低密度奇偶校验解码方法。

背景技术：

由于低密度奇偶校验(Low Density Parity Check，简称LDPC)码是一种可以达到近似于雪农(Shannon)通道极限的效能等级的一种错误更正码，因此LDPC码被广泛使用于时下很多通信系统标准上，像是基于IEEE 802.11n标准的WiFi系统、基于IEEE 802.3标准的以太网系统、基于IEEE 802.16e标准的WiMAX系统，或数字视频广播(Digital Video Broadcasting-Satellite transmission 2nd generation，简称DVB-S2)系统等等。虽然LDPC在通道编码上有相对较好的通道错误校验与校正能力，但LDPC的解码流程需要重复性的迭代循环运算来取得解码结果。因此，在利用大尺寸的奇偶校验矩阵(Parity check matrix)来协助解码运算的状况下，LDPC的解码流程需要庞大的硬件计算能力与硬件资源来支持。

通量图形处理器(General-purpose computing on graphics processing units，简称GPGPU)利用处理图形任务的图形处理器来计算原本由中央处理器处理的通用计算任务，且这些通用计算常常与图形处理没有任何关系。进一步来说，通量图形处理器是一种多核心架构，其通过同时执行大量的线程(threads)而提供强大的运算能力与高数据吞吐量(throughput)。可预期的，在通量图形处理器上执行低密度奇偶校验解码将可大幅提升解码效能。

然而，在现有的作法中，通量图形处理器一般仅支持规则的低密度奇偶校验解码。对于不规则的低密度奇偶校验解码来说，解码效能往往会受限于数据结构与存储器存取的设计上的难度与复杂度。基此，本领域技术人员旨在开发一种应用范围更广泛且可提升通量图形处理器执行低密度奇偶校验解码的解码效能的设计架构。

技术实现要素：

有鉴于此，本发明提供一种执行于通量图形处理器的低密度奇偶校验解码方法，可获取更大的运算平行度而进一步提升解码效能，并可支持不规则的低密度奇偶校验解码。

本发明提出一种执行于通量图形处理器的低密度奇偶校验解码方法，所述通量图形处理器的串流多处理器包括多个线程处理核心与共享存储器。所述方法包括下列步骤：基于相关于奇偶校验矩阵的坦那图(Tanner graph)中的M个边(edge)，将每一边对应至多个线程其中之一，致使每一线程对应至多个边识别码其中之一，M为大于1的整数且这些边连接于多个校验节点与多个比特节点之间。当执行这些线程其中之一，依据线程其中之一的边识别码存取共享存储器中的数据，以更新存储于共享存储器中分别对应至这些边的多个传递消息。

在本发明的一实施例中，上述的依据线程其中之一的边识别码存取共享存储器中的数据，以更新存储于共享存储器中分别对应至多个边的传递消息的步骤包括：依据线程其中之一的边识别码从M个取值索引值中读取出至少一目标取值索引值，并依据目标取值索引值从存储于共享存储器中的M个第一方向传递消息中读取出至少一第一目标传递消息。

在本发明的一实施例中，存储于上述的共享存储器的取值索引阵列存放有分别对应至多个边的取值索引值，且存储于共享存储器的比特点至校验点消息阵列存放有分别对应至这些边的第一方向传递消息。

在本发明的一实施例中，上述的取值索引阵列中的取值索引值的阵列存放位置依据坦那图的连结状态而定，上述的比特点至校验点消息阵列中对应至相同的校验节点的第一方向传递消息相邻排列。

在本发明的一实施例中，上述的依据线程其中之一的边识别码从取值索引值中读取出目标取值索引值，并依据目标取值索引值从存储于共享存储器中的第一方向传递消息中读取出第一目标传递消息的步骤包括：依据线程其中之一的边识别码，从取值索引阵列中的第i个取值索引值开始读取出目标取值索引，其中i等于线程其中之一的边识别码。依据第i个取值索引值，从比特点至校验点消息阵列中的第j个第一方向传递消息开始读取出第一目标 传递消息，其中j等于第i个取值索引值。响应于依序循环读取取值索引阵列而持续从比特点至校验点消息阵列读取出第一目标传递消息，直至读取到符合预设条件的取值索引值其中之一，以停止读取比特点至校验点消息阵列中的第一方向传递消息。符合预设条件的取值索引值其中之一等于线程其中之一的边识别码。

在本发明的一实施例中，上述的依据线程其中之一的边识别码存取共享存储器中的数据，以更新存储于共享存储器中分别对应至多个边的传递消息的步骤还包括：依据线程其中之一的识别码从M个位置索引值中读取目标位置索引值，并利用目标位置索引值与上述的第一目标传递消息更新M个第二方向传递消息中的第二目标传递消息。此目标位置索引值指示出第二目标传递消息的阵列存放位置。

在本发明的一实施例中，位置索引阵列存放有分别对应至上述的边的位置索引值，且校验点至比特点消息阵列存放有分别对应至上述的边的第二方向传递消息。

在本发明的一实施例中，上述的位置索引阵列中的位置索引值的阵列存放位置依据坦那图的连结状态而定，校验点至比特点消息阵列中对应至相同的比特节点的第二方向传递消息相邻排列。

在本发明的一实施例中，上述的依据线程其中之一的识别码从位置索引值中读取目标位置索引值的步骤包括：依据线程其中之一的边识别码，读取位置索引阵列中的第i个位置索引值以作为该目标位置索引值，其中i等于线程其中之一的边识别码。

在本发明的一实施例中，上述的利用目标位置索引值与第一目标传递消息更新第二方向传递消息中的第二目标传递消息的步骤包括：依据第一目标传递消息计算出更新消息，并利用更新消息取代校验点至比特点消息阵列中目标位置索引值所指的第k个第二方向传递消息，以更新第二目标传递消息。k等于目标位置索引值。

基于上述，通过将坦那图上的每一边分别对应至多个线程其中之一，致使通量图形处理器可平行化地处理低密度奇偶校验码解码流程中传递消息的更新运算。通量图形处理器的多个线程处理核心可通过读取一取值索引阵列而据以读取比特点至校验点阵列中的第一方向传递消息。换言之，各个线程 处理核心可依据线程的边识别码来存取共享存储器中的数据，以更新存储于共享存储器中分别对应至这些边的多个传递消息。如此，相较于现有将数据节点(包括比特节点与校验节点)指派至不同的线程来分别进行迭代运算的解码方式，本发明可获取更大的运算平行度。此外，本发明的基于坦那图上的边的数据处理方式可同时支持规则与不规则的低密度奇偶校验码解码。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明一实施例所绘示的解码装置的示意图；

图2A为一种奇偶校验矩阵的示意图；

图2B为奇偶校验矩阵中比特节点与校验节点之间关系的示意图；

图3为依照本发明一实施例所绘示的低密度奇偶校验解码方法的流程图；

图4为依照本发明一实施例所绘示的低密度奇偶校验解码方法的流程图；

图5A为依据本发明一实施例所绘示的数据结构与线程的数据存取流程的范例示意图；

图5B为依据本发明一实施例所绘示的数据结构与线程的数据存取流程的范例示意图；

图6为依照本发明一实施例所绘示的数据结构与线程的数据存取流程的范例示意图。

附图标记说明：

100：解码装置；

20：通量图形处理器；

30：存储单元；

21：快取存储器；

22：动态随机存取存储器；

SM_1～SM_P：串流多处理器；

25_1～25_P：共享存储器；

C1_1～C1_Q、C2_1～C2_Q：线程处理核心；

210：奇偶校验矩阵；

B0～B7：比特节点；

C0～C3：校验节点；

E1、E2：边；

M11、M12：传递消息；

S301～S302、S401～S403：步骤；

t0～t9：线程；

a1：取值索引阵列；

a2：比特点至校验点阵列；

a3：位置索引阵列；

a4：校验点至比特点阵列。

具体实施方式

基于坦那图(Tanner graph)上的边(Edge)的数量大于节点(Node)的数量的特性，本发明提出一种以边为基础(Edge-based)的运算处理架构。相较于目前通量图形处理器上以节点为基础(Node-based)的运算处理方式，本发明可进一步提升于通量图形处理器上执行低密度奇偶校验解码的运算平行度而提高解码效能。

图1为依据本发明一实施例所绘示的解码装置的示意图。解码装置100可以配置在无线通信接收装置内，例如：使用IEEE 802.11n标准的接收器，但本发明不以此为限。当解码装置100从通信通道接收到接收数据时，解码装置100可基于低密度奇偶校验算法进行解码，以对从上述通信通道接收到的接收数据进行校正程序。于本范例实施例中，解码装置100包括通量图形处理器20以及存储单元30。

在本范例实施例中，通量图形处理器20包括多个串流多处理器SM_1～SM_P(P为正整数)、快取存储器21，以及动态随机存取存储器22。每个串流多处理器SM_1～SM_P经配置而处理多个线程(thread)，且每个串流多处理器SM_1～SM_P包括各自的共享存储器25_1～25_P。另外，串流多处理器SM_1～SM_P分别包括多个线程处理核心，且属于同一串流多处理器的线 程处理核心可通过共享存储器进行沟通或数据传递。举例而言，串流多处理器SM_1包括线程处理核心C1_1～C1_Q，且线程处理核心C1_1～C1_Q可共同存取共享存储器25_1。相似的，串流多处理器SM_2包括线程处理核心C2_1～C2_Q，且线程处理核心C2_1～C2_Q可共同存取共享存储器25_1。

此外，虽然未绘示于图1，串流多处理器SM_1～SM_P还可以包括线程束排程器(warp scheduler)等其他元件，本发明对此并不限制。此外，串流多处理器SM_1～SM_P可共用快取存储器21，快取存储器21可用于在线程之间传送数据。串流多处理器SM_1～SM_P中的线程处理核心经配置而平行地执行大量的线程。在本范例实施例中，通量图形处理器20可利用单一指令多重线程(Single-instruction multiple thread，简称SIMT)技术而依据相同的指令平行化处理大量的线程。

存储单元30例如是任意形式的固定式或可移动式随机存取存储器(Random Access Memory，简称RAM)、只读存储器(Read-Only Memory，简称ROM)、快闪存储器(Flash memory)、硬盘或其他类似装置或这些装置的组合，然本发明不限于此。存储单元30耦接至通量图形处理器20并且存有多个指令，通量图形处理器20执行所述指令而提供低密度奇偶校验解码功能。

在本范例实施例中，通量图形处理器20执行所述指令以执行下列步骤。基于相关于奇偶校验矩阵的坦那图中的M个边，将每一边对应至多个线程其中之一，致使每一线程对应至多个边识别码其中之一。当执行线程其中之一，依据线程其中之一的边识别码存取共享存储器中的数据，以更新存储于共享存储器中分别对应至这些边的多个传递消息。

以下将进一步详细说明本发明的低密度奇偶校验解码方法。图2A为一种奇偶校验矩阵210的示意图，而图2B为奇偶校验矩阵210中比特节点(Bit nodes)与校验节点(Check nodes)之间关系的示意图。如图2A所示，奇偶校验矩阵210的8行各自对应到比特节点B0、B1、B2、B3、B4、B5、B6、B7；而奇偶校验矩阵210的4列各自对应到校验节点C0、C1、C2、C3。低密度奇偶校验的解码流程将机率信息(probability information)与奇偶校验矩阵210进行矩阵乘法运算来求得解码结果。

请参照图2B，一般来说，奇偶校验矩阵210可以表示为坦那图(Tanner graph)，坦那图同样包括比特节点B0～B7与校验节点C0～C3。如图2B所示， 比特节点B0～B7与校验节点C0～C3之间存在边(edge)时(即，比特节点与校验节点之间有连线)，才会由比特节点与校验节点轮流进行运算。举例而言，比特节点B0与校验节点C0经由边E1相连。图2B所示具有相对应关系的比特节点B0～B7与校验节点C0～C3(彼此在图2B中有连线关系)各自运算完成后，皆会将各自的运算结果暂存入至相同的存储器单元或存储器位置中。

在本范例实施例中，通量图形处理器20根据坦那图的连结状态来执行低密度奇偶校验解码程序，其中低密度奇偶校验解码程序包括水平解码程序与垂直解码程序。具体来说，在水平解码程序中，通量图形处理器20计算校验节点C0～C3向比特节点B0～B7传递的传递消息。在垂直解码程序中，通量图形处理器20计算比特节点B0～B7向校验节点C0～C3传递的传递消息。这些传递消息会沿着坦那图中的边(edge)来传送。例如，基于边E1的连结，校验节点C0传送给比特节点B0的是传递消息M12，而比特节点B0传送给校验节点C0是传递消息M11。

基于上述对低密度奇偶校验解码流程的说明可知，在解码过程中，通量图形处理器20必需利用两个阵列来分别存储多个第一方向传递消息以及多个第二方向传递消息，才可依据解码算法而利用这些传递消息进行迭代运算。例如，通量图形处理器20可以采用总和-乘积算法(Sum-Product Algorithm)、最小值-总和算法(Min-Sum Algorithm)、或是比特翻转算法(bit-flipping Algorithm)，本发明并不限制采用何种算法。

需说明的是，在本发明的范例实施例中，第一方向传递消息为比特节点传送给校验节点的传递消息，也可称之为比特点至校验点消息(bit-to-check massage)。第二方向传递消息为校验节点传送给比特节点的传递消息，也可称之为校验点至比特点消息(check-to-bit massage)。此外，存储第一方向传递消息的阵列称之为比特点至校验点阵列，而存储第二方向传递消息的阵列称之为校验点至比特点阵列。值得一提的是，在本发明的范例实施例中，各个边的传递消息的计算分别对应至相异的线程。基此，若利用如图1所示的通量图形处理器20执行低密度奇偶校验解码，通量图形处理器20的各个线程处理核心可分别计算相异的边上的传递消息。

图3为依照本发明一实施例所绘示的低密度奇偶校验解码方法的流程图。在本范例实施例中，所述低密度奇偶校验解码方法可适用于如图1所绘 示的解码装置100，但本发明不仅限于此。请参照图3，于步骤S301，基于相关于奇偶校验矩阵的坦那图中的M个边，将每一边对应至多个线程其中之一，致使每一线程对应至多个边识别码其中之一。其中，M为大于1的整数且这些边连接于多个校验节点与多个比特节点之间。换言之，关于每一个边的传递消息的计算将分别被指派至不同的线程。以图2B的坦那图为例来说，校验节点C0～C3与比特节点B0～B7之间存在12个边，因此这12个边上的传递消息(包括第一方向传递消息与第二方向传递消息)的计算将分别由相异的线程处理核心同时执行不同的线程而完成。例如，在水平解码过程中，第二方向传递消息的更新计算将分别对应至12个相异的线程，且这12个线程分别具有各自的边识别码。

之后，于步骤S302，当执行这些线程其中之一，依据线程其中之一的边识别码存取共享存储器中的数据，以更新存储于共享存储器中分别对应至这些边的多个传递消息。具体来说，于水平解码过程中，线程处理核心可依据线程的边识别码来读取更新第二方向传递消息其中之一所需的至少一第一方向传递消息。

为了详细说明本发明，以下将列举另一实施例以详细说明如何依据线程的边识别码来存取适当的传递消息以进行更新计算。图4为依照本发明一实施例所绘示的低密度奇偶校验解码方法的流程图。在本范例实施例中，所述低密度奇偶校验解码方法可适用于如图1所绘示的解码装置100，但本发明不仅限于此。

请参照图4，于步骤S401，基于相关于奇偶校验矩阵的坦那图中的M个边，将每一边对应至多个线程其中之一，致使每一线程对应至多个边识别码其中之一。接着，于步骤S402，依据线程其中之一的边识别码从M个取值索引值中读取出至少一目标取值索引值，并依据目标取值索引值从存储于共享存储器中的M个第一方向传递消息中读取出至少一第一目标传递消息。

在本范例实施例中，存储于共享存储器的取值索引阵列存放有分别对应至多个边的取值索引值，且存储于共享存储器的比特点至校验点消息阵列存放有分别对应至这些边的第一方向传递消息。取值索引值用以指示线程处理核心应该读取比特点至校验点阵列中哪一个阵列存放位置的元素。需特别说明的是，取值索引阵列中的取值索引值的阵列存放位置依据坦那图的连结状 态而定，而比特点至校验点消息阵列中对应至相同的校验节点的第一方向传递消息相邻排列。基于上述的取值索引阵列的设置与取值索引值的阵列存放位置的安排，各个线程可从比特点至校验点阵列中读取到计算特定某一个边所需的传递消息。

更详细来说，依据线程其中之一的边识别码，线程处理核心可从取值索引阵列中的第i个取值索引值开始读取出目标取值索引，其中i等于线程其中之一的边识别码。举例而言，假设线程的边识别码为‘1’，则线程处理核心可从取值索引阵列中的第1个取值索引值开始读取出至少一目标取值索引。其中所述边识别码为整数。接着，依据第i个取值索引值，线程处理核心可从比特点至校验点消息阵列中的第j个第一方向传递消息开始读取出第一目标传递消息，其中j等于第i个取值索引值。之后，线程处理核心可从比特点至校验点消息阵列中的第j个第一方向传递消息开始读取出第一目标传递消息。

线程处理核心响应于依序循环读取取值索引阵列而持续从比特点至校验点消息阵列读取出第一目标传递消息，直至读取到符合预设条件的取值索引值其中之一，以停止读取比特点至校验点消息阵列中的第一方向传递消息。符合预设条件的取值索引值其中之一等于线程其中之一的边识别码。举例来说，当执行边识别码为‘1’的线程的线程处理核心读取到取值索引值为‘1’时，线程处理核心将停止继续读取取值索引阵列且同时停止继续读取出第一方向传递消息。如此，当执行这些线程其中之一时，计算各个边的第二方向传递消息的各个线程可读取出正确的第一方向传递消息。

回到图4所示的流程，于步骤S403，依据线程其中之一的识别码从M个位置索引值中读取目标位置索引值，并利用目标位置索引值与上述的第一目标传递消息更新M个第二方向传递消息中的第二目标传递消息。此目标位置索引值指示出第二目标传递消息的阵列存放位置。

在本范例实施例中，位置索引阵列存放有分别对应至这些边的位置索引值，且校验点至比特点消息阵列存放有分别对应至这些边的第二方向传递消息。另外，位置索引阵列中的位置索引值的阵列存放位置依据坦那图的连结状态而定，校验点至比特点消息阵列中对应至相同的比特节点的第二方向传递消息相邻排列。基于上述的位置索引阵列的设置与位置索引值的阵列存放 位置的安排，各个线程可将计算出来的更新后传递消息写入至正确的阵列存放位置，以完成第二方向传递消息的更新。

更详细来说，依据线程其中之一的边识别码，线程处理核心可读取位置索引阵列中的第i个位置索引值以作为目标位置索引值，其中i等于线程其中之一的边识别码。举例而言，假设线程的边识别码为‘1’，则线程处理核心可读取位置索引阵列中的第1个位置索引值以作为目标位置索引值。其中所述边识别码为整数。之后，线程处理核心依据第一目标传递消息计算出更新消息，并利用更新消息取代校验点至比特点消息阵列中目标位置索引值所指的第k个第二方向传递消息，以更新第二目标传递消息，其中k等于目标位置索引值。

值得一提的是，低密度奇偶校验码一般用奇偶校验矩阵进行描述，奇偶校验矩阵中每一行中‘1’的个数称为该行的行重，每一列中‘1’的个数称为该列的列重。相应奇偶校验矩阵的行重和列重都相同的低密度奇偶校验码称为规则的(regular)低密度奇偶校验码(奇偶校验矩阵为规则的)，否则称为非规则的(irregular)低密度奇偶校验码(奇偶校验矩阵为不规则的)。由于本发明的低密度奇偶校验解码是以边为基础进行平行化处理，因此本发明的低密度奇偶校验解码方法适用于规则的与不规则的低密度奇偶校验码，并不会降低不规则的低密度奇偶校验解码的解码效能。

相较于以节点为基础的设计架构，本发明的以边为基础的架构系让单一线程负责坦那图上单一个边的传递消息的更新运算。因此，由于坦那图上的边的数量通常大于节点数量，因此本发明的低密度奇偶校验解码方法的运算平行度可提升，并从而提升解码效能。基于前述的说明可知，本发明的以边为基础的处理流程需配置4个阵列，分别是取值索引阵列、比特点至校验点阵列、位置索引阵列，以及校验点至比特点阵列。取值索引阵列用以控制线程从比特点至校验点阵列中的多个第一方向传递消息存取正确的第一目标传递消息。各线程将从比特点至校验点阵列持续读取出至少一第一目标传递消息，直至读取到等于自己的边识别码的取值索引值。

图5A与图5B为依据本发明一实施例所绘示的数据结构与线程的数据存取流程的范例示意图。须先说明的是，图5A与图5B以图2B的坦那图为例进行说明，但本发明并不限制于此。请先参照图5A，线程t0用以负责边E1 上的传递消息的更新与计算，且线程t0的边识别码为‘0’。在步骤①中，根据边识别码‘0’，线程t0从取值索引阵列a1中读取出阵列存位置对应至边识别码‘0’的取值索引值‘1’。在步骤②中，依据取值索引值‘1’，线程t0从比特点至校验点阵列a2中读取出阵列存位置对应至取值索引值‘1’的第一方向传递消息LB1→C0。

之后，在步骤③中，线程t0继续从取值索引阵列a1中读取出位于取值索引值‘1’之后的取值索引值‘2’。在步骤④中，依据取值索引值‘2’，线程t0从比特点至校验点阵列a2中读取出阵列存位置对应至取值索引值‘2’的第一方向传递消息LB2→C0。在步骤⑤中，线程t0继续依序读取取值索引阵列a1，直至读取到取值索引值‘0’。在步骤⑥中，线程t0利用第一方向传递消息LB1→C0以及第一方向传递消息LB2→C0计算出更新消息，并依据自己的边识别码‘0’来读取位置索引阵列a3中的目标位置索引值‘0’。在步骤⑦中，线程t0可利用更新消息来写入至阵列存放位置对应至目标位置索引值‘0’的第二方向传递消息，从而获取更新后的第二方向传递消息LC0→B0。

相似的，图5B绘示了线程t1计算第二方向传递消息LC0→B1的流程。请参照图2B与图5B，线程t1用以负责边E2上的传递消息的更新与计算，且线程t1的边识别码为‘1’。线程t1可依据步骤①至步骤⑦中的运算与数据存取流程而获取更新后的第二方向传递消息LC0→B4。本领域技术人员应可参照前文与图5A的说明而自行推演线程t1的运算流程，于此不再赘述。

图6为依照本发明一实施例所绘示的数据结构与线程的数据存取流程的范例示意图。须先说明的是，图6以图2B的坦那图为例进行说明，但本发明并不限制于此。请参照图6，线程t0～t9分别用以负责图2B的坦那图中各个边上的传递消息的更新与计算，且线程t0～t9的边识别码分别为‘0’～‘9’。依据图2B的坦那图中结点的连结状态，取值索引值的安排如图6所示的存放于取值索引阵列a1，而位置索引值的安排如图6所示的存放于位置索引阵列a3。图6绘示了所有线程t0～t9的数据存取流程。本领域技术人员应可参照前文与图5A的说明而自行推演线程t0～t9的运算流程，于此不再赘述。

值得一提的是，基于图6所示的数据存取流程可知，对平行化处理多个线程而言，关于取值索引阵列、比特点至校验点阵列，以及位置索引阵列的 存储器存取是非常聚合的(coalesced)，此存储器存取聚合现象可大幅凸显出利用通量图形处理器来执行本发明的低密度奇偶校验解码方法的优势。尤其是，在一范例实施例中，取值索引阵列与比特点至校验点阵列非常适于存放在串流多处理器中的L1快取存储器。也就是说，本发明可提升将低密度奇偶校验解码执行于通量图形处理器的解码效能。

综上所述，本发明通过将坦那图上的每一边分别对应至多个线程其中之一，致使通量图形处理器可平行化地处理低密度奇偶校验码解码流程中传递消息的更新运算。相较于现有将数据节点(包括比特节点与校验节点)指派至不同的线程来分别进行迭代运算的解码方式，本发明可获取更大的运算平行度。此外，本发明的基于坦那图上的边的数据处理方式可同时支持规则与不规则的低密度奇偶校验码解码。再者，基于本发明对于取值索引阵列与位置索引阵列的设置，可在不重新排列传递消息的前提下达到存储器存取聚合(memory accessing coalescing)以及数据大量重复存取的特性，以进一步缩短通量图形处理器执行低密度奇偶校验解码时的数据读取时间。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。