一种电平转换电路的制作方法

本发明涉及电路领域，具体涉及一种电平转换电路。

背景技术：

电平转换电路被广泛应用于各种接口电路及输入输出单元中来实现电平的逻辑转换。通常而言，电路中提供的内部逻辑高电源电压是低于接口电压的，无法满足接口电压的电压需求，例如接口电压一般为3.3V或5V，而电路中能够提供的内部逻辑高电源电压为1.2V或2.5V，这就需要一个电平转换电路来实现1.2V或2.5V到3.3V或5V的转换，才能使该接口电路正常工作。

目前，常通过如图1所示的电平转换电路实现内部逻辑高电源电压到接口电压的转换，其中：第一NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管13a的栅极与输入端10连接，源极接地，漏极与第一输出端15a连接；第二NMOS晶体管13b的栅极通过以反相器11与输入端10连接，源极接地，漏极与第二输出端15b连接。第一PMOS(positive channel Metal Oxide Semiconductor，P型金属氧化物半导体)晶体管14a栅极与第二输出端15b连接，源极与第一高电平电源12(例如3.3V或5V电源)连接，漏极与第一输出端15a连接；第二PMOS晶体管14b栅极与第一输出端15a连接，源极与第一高电平电源12连接，漏极第二输出端15b连接。

工作时，当输入端10为逻辑低电平(例如接地)时，第一NMOS晶体管13a，栅极接收逻辑低电平，处于截止状态；第二NMOS晶体13b，栅极接收由反相器处理得到的逻辑高电平(如1.2V)，处于导通状态，第二输出端15b与地线连通，从而第二输出端15b输出为低电平0V。同时，由于第一PMOS晶体管栅极与第二输出端15b连接，第一PMOS晶体14a管栅极电压为低电平0V，第一PMOS晶体管导通，使第一输出端15a与第一高电平电源12连通，从而第一输出端15a输出为第一高电平(例如3.3V或5V)，实现了由低电平到高电平的转换，同时由于第二PMOS晶体管14b栅极与第一输出端15a连接，栅极电压为第一高电平，故而第二PMOS晶体管截止，进一步保证了第二输出端15b输出为低电平0V。

当输入端10为逻辑高电平时，其过程与上述相反，第一NMOS晶体管13a和第二PMOS晶体管14b导通，第二NMOS晶体管13b和第一PMOS晶体管14a截止，故而第一输出端15a输出为低电平0V，第二输出端输出为第一高电平。

然而，上述电平转换电路在对输入电平信号速度很高或输入电平较低的电路进行到高电平转换时，会受限于两NMOS晶体管的下拉能力和两PMOS晶体管的上拉能力，使得工作速度下降，甚至出现转换逻辑混乱而不能实现转换的现象。例如在深亚微米或超深亚微米工艺下的FPGA(Field-Programmable Gate Array，现场可编程门阵列)芯片中，其电路提供的输入电平信号速度很高而且输入电平较低，使用图1所示的电平转换电路就难以实现输入电平到高电平转换。

技术实现要素：

本发明要解决的主要技术问题是，现有的电平转换电路在对输入电平信号速度很高或电压较低的电路进行到高电平转换时，会受限于两NMOS晶体管的下拉能力和两PMOS晶体管的上拉能力，使得工作速度下降，甚至出现转换逻辑混乱而不能实现转换。

为解决上述技术问题，本发明提供一种电平转换电路，所述电平转换电路包括：并联的第一支路和第二支路；所述第一支路包括依次串联于第一高电平电源与地线之间的第一上拉开关单元和第一下拉开关单元，所述第一上拉开关单元和第一下拉开关单元之间存在第一连接点；所述第二支路包括依次串联于第一高电平电源与地线之间的第二上拉开关单元和第二下拉开关单元，所述第二上拉开关单元和第二下拉开关单元之间存在第二连接点；输出端通过所述第一连接点和/或第二连接点引出；

所述各上拉和下拉开关单元均包括检测子单元和开关子单元；所述第一下拉开关单元和第二下拉开关单元的检测子单元分别与第一电平输入端和第二电平输入端连接，分别用于在检测到输入的电平为第二高电平时，控制对应的开关子单元闭合；所述第一电平输入端和第二电平输入端输入的电平相反；

所述第一上拉开关单元的检测子单元用于在检测到第二连接点的电平为接地电平时，控制对应开关子单元闭合；所述第二上拉开关单元的检测子单元用于在检测到第一连接点的电平为接地电平时，控制对应开关子单元闭合；

所述电平转换电路还包括分别与所述第一下拉开关单元和第二下拉开关单元，和/或分别与所述第一上拉开关单元和第二上拉开关单元并联的至少两个电压辅助拉伸单元；所述电压辅助拉伸单元用于辅助第一下拉开关单元和第二下拉开关单元下拉电路电压，和/或辅助第一上拉开关单元和第二上拉开关单元上拉电路电压。

进一步的，所述电平转换电路还包括反相器，所述第一电平输入端通过所述反相器向所述第二下拉开关单元的检测子单元输入电平。

进一步的，还包括两个电压辅助拉伸单元，所述两个电压辅助拉伸单元分别与所述第一下拉开关单元和第二下拉开关单元并联，所述两个电压辅助拉伸单元分别为两个NMOS晶体管，其中：

第一NMOS晶体管的漏极与所述第一连接点连接，源极与所述反相器的输出端连接；第二NMOS晶体管的漏极与所述第二连接点连接，源极与所述第一电平输入端连接；所述第一NMOS晶体管和所述第二NMOS晶体管的栅极均与第二高电平电源连接。

进一步的，还包括两个电压辅助拉伸单元，两个电压辅助拉伸单元分别与所述第一下拉开关单元和第二下拉开关单元并联，所述两个电压辅助拉伸单元分别为两个NMOS晶体管，其中：

第一NMOS晶体管的漏极与所述第一连接点连接，栅极与所述第一电平输入端连接；第二NMOS晶体管的漏极与所述第二连接点连接，栅极所述反相器的输出端连接；所述第一NMOS晶体管和所述第二NMOS晶体管的源极均接地。

进一步的，还包括两个电压辅助拉伸单元，两个电压辅助拉伸单元分别与所述第一上拉开关单元和第二上拉开关单元并联，所述两个电压辅助拉伸单元分别为两个PMOS晶体管，其中：

第一PMOS晶体管的漏极与所述第一连接点连接；第二PMOS晶体管的漏极与所述第二连接点连接；所述第一PMOS晶体管和所述第二PMOS晶体管的源极均与所述第一高电平电源连接，栅极均接地。

进一步的，还包括四个电压辅助拉伸单元，其中两个电压辅助拉伸单元分别与所述第一下拉开关单元和第二下拉开关单元并联，所述两个电压辅助拉伸单元分别为两个NMOS晶体管；另外两个电压辅助拉伸单元分别与所述第一上拉开关单元和第二上拉开关单元并联，所述另外两个电压辅助拉伸单元分别为两个PMOS晶体管，其中：

第一NMOS晶体管的漏极与所述第一连接点连接，源极与所述反相器的输出端连接；第二NMOS晶体管的漏极与所述第二连接点连接，源极与所述第一电平输入端连接；所述第一NMOS晶体管和所述第二NMOS晶体管的栅极均与第二高电平电源连接；

第一PMOS晶体管的漏极与所述第一连接点连接；第二PMOS晶体管的漏极与所述第二连接点连接；所述第一PMOS晶体管和所述第二PMOS晶体管的源极均与所述第一高电平电源连接，栅极均接地。

进一步的，所述第一下拉开关单元为第三NMOS晶体管，第二下拉开关单元为第四NMOS晶体管；所述第一上拉开关单元为第三PMOS晶体管，第二上拉开关单元为第四PMOS晶体管；

所述第三NMOS晶体管和第四NMOS晶体管的源极均接地；所述第三NMOS晶体管的漏极通过第一连接点与所述第三PMOS晶体管的漏极连接，所述第四NMOS晶体管的漏极通过第二连接点与第四PMOS晶体管的漏极连接；所述第三NMOS晶体管的栅极与第一电平输入端连接，所述第四NMOS晶体管的栅极与第二电平输入端连接；

所述第三PMOS晶体管和第四PMOS晶体管的源极均与第一高电平电源连接；所述第三PMOS晶体管的栅极与所述第二连接点连接；所述第四PMOS晶体管的栅极与所述第一连接点连接。

进一步的，所述第一NMOS晶体管和第二NMOS晶体管与所述第三NMOS晶体管和第四NMOS晶体管相同。

进一步的，所述第一PMOS晶体管和第二PMOS晶体管的尺寸小于所述第三PMOS晶体管和第四PMOS晶体管。

进一步的，所述NMOS晶体管为增强型NMOS晶体管；所述PMOS晶体管为增强型PMOS晶体管。

有益效果

本发明提供的电平转换电路，通过分别在第一下拉开关单元和第二下拉开关单元上，和/或分别在第一上拉开关单元和第二上拉开关单元上并联电压辅助拉伸单元，以辅助第一下拉开关单元和第二下拉开关单元下拉电路电压，和/或辅助第一上拉开关单元和第二上拉开关单元上拉电路电压，这样使得在导通的开关单元侧的整体阻抗变小，驱动电流增大，提升了电路的下拉能力和/或上拉能力，从而实现了在电平输入端输入的第二高电平电压值较低或输入电平信号速度很高的情况下，可以快速地将输入电平转换为符合接口电路要求的第一高电平电压。

附图说明

图1为本发明背景技术中提供的电平转换电路结构示意图；

图2为本发明实施例一提供的一种可选的电平转换电路结构示意图；

图3为本发明实施例一提供的又一种可选的电平转换电路结构示意图；

图4为本发明实施例一提供的一种下拉电路并联NMOS晶体管的电平转换电路结构示意图；

图5为本发明实施例一提供的又一种下拉电路并联NMOS晶体管的电平转换电路结构示意图；

图6为本发明实施例一提供的一种上拉电路并联PMOS晶体管的电平转换电路结构示意图；

图7为本发明实施例一提供的又一种上拉电路并联PMOS晶体管的电平转换电路结构示意图；

图8为本发明实施例一提供的一种图4和图6相结合的电平转换电路结构示意图；

图9为本发明实施例二提供的一种具体的电平转换电路结构示意图；

图10为本发明实施例二提供的又一种具体的电平转换电路结构示意图；

图11为本发明实施例二提供的又一种具体的电平转换电路结构示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明作进一步详细说明。

实施例一

请参见图2，图2为本实施例中提供的一种可选的电平转换电路结构示意图，包括：并联的第一支路和第二支路，其中：

第一支路包括依次串联于第一高电平电源21与地线之间的第一上拉开关单元23a和第一下拉开关单元22a，第二支路包括依次串联于第一高电平电源21与地线之间的第二上拉开关单元23b和第二下拉开关单元22b。其中第一上拉开关单元23a和第一下拉开关单元22a之间通过第一连接点26a连接；第二上拉开关单元23b和第二下拉开关单元22b通过第二连接点26b连接。在第一连接点26a处引出第一输出端25a，并在第二连接点26b处引出第二输出端25b。

值得注意的是，图2所示电路图中虽然同时设置有第一输出端25a和第二输出端25b，但是在实际电路运用中，可以根据实际电路的设计需求仅在第一连接点26a处引出第一输出端25a，或仅在第二连接点26b处引出第二输出端25b，即可仅设置一个输出端。图2所示电路图仅为本实施例中一种可选的电路连接结构，不限定本发明仅具有该电路连接结构。

如图2所示电平转换电路中，各上拉和下拉开关单元均各自包括一个检测子单元和一个开关子单元，其中：

第一下拉开关单元22a的检测子单元与第一电平输入端20a连接，用于在检测到第一电平输入端20a输入的电平为第二高电平时，控制第一下拉开关单元22a的开关子单元闭合，实现第一输出端25a与地线的连通；第二下拉开关单元22b的检测子单元与第二电平输入端20b连接，用于在检测到第二电平输入端20b输入的电平为第二高电平时，控制第二下拉开关单元22b的开关子单元闭合，实现第二输出端25b与地线的连通。

值得注意的是，本实施例中第一电平输入端20a与第二电平输入端20b在同一时刻输入的电平应当是相反的，以保证在同一时刻第一下拉开关单元22a和第二下拉开关单元22b中只有一个是导通的。例如，在第一电平输入端20a输入的电平为逻辑低电平如0V时，则此时在第二电平输入端20b输入的电平为第二高电平如0.9V或1.2V或2.5V。

第一上拉开关单元23a的检测子单元与第二连接点26b连接，用于在检测到第二连接点26b的电平为接地电平时，控制第一上拉开关单元23a的开关子单元闭合，以实现第一高电平电源21与第一输出端25a连通；第二上拉开关单元23b的检测子单元与第一连接点26a连接，用于在检测到第一连接点26a的电平为接地电平时，控制第二上拉开关单元23b的开关子单元闭合，以实现第一高电平电源21与第二输出端25b连通。

还应当注意的是，由于在同一时刻第一下拉开关单元22a和第二下拉开关单元22b中只有一个是导通的，这就导致在同一时刻第一连接点26a和第二连接点26b中只有一个为接地电平，从而控制一个上拉开关单元导通。例如，第一电平输入端20a输入第二高电平如0.9V，第二电平输入端20b输入逻辑低电平如0V，此时第一下拉开关单元22a导通，第二下拉开关单元22b不导通，第一输出端25a与地线连通，第一连接点26a和第一输出端25a为接地电平，则第二上拉开关单元23b导通，第二输出端25b与第一高电平电源21连通，第二连接点26b和第二输出端25b为第一高电平如3.3V或5V，则第一上拉开关单元23a不导通。即本实施例中，如图2所示电路在工作时，同一时刻第一下拉开关单元22a和第二上拉开关单元23b，或第二下拉开关单元22b和第一上拉开关单元23a同时导通，

同时，在第一下拉开关单元22a处并联有一个第一电压辅助拉伸单元24a，以及在第二下拉开关单元22b处并联有一个第二电压辅助拉伸单元24b。第一电压辅助拉伸单元24a在第一下拉开关单元22a导通时，会产生相应的辅助阻抗以降低与第一下拉开关单元22a并联形成的第一下拉电路的整体阈值阻抗，增大到第一输出端25a的驱动电流，从而提升第一下拉开关单元22a的下拉能力，降低对第一电平输入端20a输入电平的要求，同时提高电平转换速度。第二电压辅助拉伸单元24b在第二下拉开关单元22b导通时，会产生相应的辅助阻抗以降低与第二下拉开关单元22b并联形成的第二下拉电路的整体阈值阻抗，增大到第二输出端25b的驱动电流，从而提升第二下拉开关单元22b的下拉能力，降低对第二电平输入端20b输入电平的要求，同时提高电平转换速度。

应当理解的是，还可以不在两下拉开关单元22a和22b处分别并联电压辅助拉伸单元，而是分别在两上拉开关单元23a和23b处并联电压辅助拉伸单元，其原理与上述过程一致，在某一上拉开关单元导通时，与之并联的一电压辅助拉伸单元会产生相应的辅助阻抗，以降低与之对应的上拉电路部分的整体阈值阻抗，从而提升相应上拉开关单元的上拉能力，并相应降低对输入的电平的要求，同时提高电平转换速度。

还应当理解的是，可以同时在第一下拉开关单元22a、第二下拉开关单元22b、第一上拉开关单元23a和第二上拉开关单元23b处均分别并联一个电压辅助拉伸单元，从而同时提升各上拉开关单元的上拉能力，和各下拉开关单元的下拉能力，更好地提升电路的整体电平转换性能。即本实施例中，各电压辅助拉伸单元通过在与之并联的开关单元导通时，产生相应的辅助阻抗，以提升其和与之并联的开关单元构成的部分电路的下拉或上拉能力，从而降低对电平输入端输入的电平的要求，并提升了电路的电平转换速度。值得注意的是，本实施例中还可以同时在某一上拉或下拉开关单元处可以与多个电压辅助拉伸单元并联。

本实施例中，存在两个输出端时，在同一时刻一个输出端输出接地电平，另一个输出端输出第一高电平。

应当理解的是，在工程应用中，可以通过第一电平输入端与一个反相器相连来实现第二电平输入端的电平输入，例如参见图3，第二下拉开关单元的检测子单元与反相器的输出端相连，反相器的输入端与第一电平输入端连接，这样在第一电平输入端输入一个电平之后，通过反相器可以同时向第二下拉开关单元的检测子单元输入一个相反的电平。

本实施例中，仅在两下拉开关单元处分别并联电压辅助拉伸单元时，并联的电压辅助拉伸单元可以为两个NMOS晶体管，为便于说明，以通过第一电平输入端与一个反相器相连来实现第二电平输入端的电平输入为例，其中：第一NMOS晶体管与第一下拉开关单元并联，第二NMOS晶体管与第二下拉开关单元并联。

具体的，参见图4，第一NMOS晶体管44a和第二NMOS晶体管44b的栅极均与第二高电平电源47连接；第一NMOS晶体管44a的源极与反相器的输出端相连，漏极与第一连接点46a连接；第二NMOS晶体管44b的源极与第一电平输入端40连接，漏极与第二连接点46b连接。

电路工作时，当第一电平输入端40输入为第二高电平如0.9V时，第一下拉开关单元42a的检测子单元控制开关子单元闭合，同时由于反相器作用，第一NMOS晶体管44a的源极为逻辑低电平如0V，又第一NMOS晶体管44a的栅极电压为第二高电平，即V_GS为第二高电平0.9V，第一NMOS晶体管44a导通，故而第一输出端45a分别通过第一下拉开关单元42a和第一NMOS晶体管44a与0V电平接通，此时第一输出端45a的电流即为第一下拉开关单元42a产生的驱动电流与第一NMOS晶体管44a产生的驱动电流之和，从而加快转换速度，提升了下拉能力。

对于第二下拉开关单元42b而言，其输入的为逻辑低电平0V，开关子单元不闭合，同时第二NMOS晶体管44b的源极为第二高电平，又第二NMOS晶体管44b的栅极电压也为第二高电平，即V_GS为0V，第二NMOS晶体管44b截止，也即第二输出端45b与0V电源之间不连通。

对于第二上拉开关单元43b而言，由于第一连接点46a的电平为0V，故而第二上拉开关单元43b的检测子单元控制开关子单元闭合，第二输出端45b与第一高电平电源41导通，电平为第一高电平。

对于第一上拉开关单元43a而言，由于第二连接点46b的电平为第一高电平，故而开关子单元不闭合，第一输出端输45a与第一高电平电源41不连通，进一步保证了第一输出端输45a输出0V电平。

当第一电平输入端40输入为逻辑低电平如0V时，工作过程与第一电平输入端40输入为第二高电平如0.9V时的工作过程相反，对于第一下拉开关单元42a而言，其开关子单元不闭合，同时由于反相器作用，第一NMOS晶体管44a的源极为第二高电平，第一NMOS晶体管44a截止，第一输出端45a与0V电源之间不连通。

对于第二下拉开关单元42b而言，由于反相器作用其输入的为第二高电平，其开关子单元闭合，同时第二NMOS晶体管44b的源极为逻辑低电平，第二NMOS晶体管44b导通，第二输出端45b分别通过第二下拉开关单元42b和第二NMOS晶体管44b与0V电平接通，降低了该部分下拉电路的整体电阻，产生了更大的驱动电流，从而加快转换速度，提升下拉能力。

对于第一上拉开关单元43a而言，由于第二连接点46b的电平为0V，故而开关子单元闭合，第一输出端输45a与第一高电平电源41连通，第一输出端输45a出第一高电平。

对于第二上拉开关单元43b而言，由于第一连接点46a的电平为第一高电平，故而第二上拉开关单元43b的开关子单元不闭合，第二输出端45b与第一高电平电源41不导通。

本实施例中，第一NMOS晶体管44a和第二NMOS晶体管44b还可以通过如图5所示的方式进行连接。将第一NMOS晶体管44a的栅极与第一电平输入端40连接，源极接地，漏极与第一连接点46a连接；将第二NMOS晶体管44b的栅极与反相器的输出端连接，源极接地，漏极与第二连接点46b连接。

电路工作时，当第一电平输入端40输入为第二高电平如0.9V时，第一下拉开关单元42a的检测子单元控制开关子单元闭合，同时第一NMOS晶体管44a的栅极电压为0.9V，源极接地，即V_GS为第二高电平0.9V，第一NMOS晶体管44a导通，故而第一输出端45a分别通过第一下拉开关单元42a和第一NMOS晶体管44a与地线(电平为0V)接通，此时第一输出端45a的电流即为第一下拉开关单元42a产生的驱动电流与第一NMOS晶体管44a产生的驱动电流之和，从而加快转换速度，提升了下拉能力。

对于第二下拉开关单元42b而言，由于反相器的作用，其输入的为逻辑低电平0V，开关子单元不闭合，同时第二NMOS晶体管44b的栅极电压也为逻辑低电平0V，又第二NMOS晶体管44b的源极接地，即V_GS为0V，第二NMOS晶体管44b截止，也即第二输出端45b与地线之间不连通。

对于第二上拉开关单元43b而言，由于第一连接点46a的电平为0V，故而第二上拉开关单元43b的检测子单元控制开关子单元闭合，第二输出端45b与第一高电平电源41导通，电平为第一高电平。

对于第一上拉开关单元43a而言，由于第二连接点46b的电平为第一高电平，故而开关子单元不闭合，第一输出端输45a与第一高电平电源41不连通，进一步保证了第一输出端输45a出0V电平。

当第一电平输入端40输入为逻辑低电平如0V时，工作过程与第一电平输入端40输入为第二高电平如0.9V时的工作过程相反，第一下拉开关单元42a的开关子单元和第二上拉开关单元43b的开关子单元不闭合，且第一NMOS晶体管44a截止；而第二下拉开关单元42b的开关子单元和第一上拉开关单元43a的开关子单元闭合，同时第二NMOS晶体管44b导通。第一输出端45a输出第一高电平，第二输出端45b输出0V电平。

从上述工作过程可见，由于存在与下拉开关单元并联的NMOS晶体管，使得电路的下拉能力得以提高，从而在更低的输入电压下，电路也能很好地进行电平转换。

本实施例中，仅在两上拉开关单元处分别并联电压辅助拉伸单元时，并联的电压辅助拉伸单元可以为两个PMOS晶体管，为便于说明，以通过第一电平输入端与一个反相器相连来实现第二电平输入端的电平输入为例，其中：第一PMOS晶体管与第一上拉开关单元并联，第二PMOS晶体管与第二上拉开关单元并联。

具体的，参见图6，第一PMOS晶体管64a和第二PMOS晶体管64b的栅极均接地，源极与第一高电平电源61连接；第一PMOS晶体管64a的漏极与第一连接点66a连接；第二PMOS晶体管64b的漏极与第二连接点66b连接。

电路工作时，当第一电平输入端60输入为第二高电平如0.9V时，第一下拉开关单元62a的检测子单元控制开关子单元闭合，第一输出端65a与地线连通，输出接地电平0V。同时由于反相器作用，第二下拉开关单元62b接收到逻辑低电平0V，第二下拉开关单元62b的开关子单元不闭合，第二输出端65b与地线不连通。

此时，由于第一连接点66a电平为0V，故而第二上拉开关单元63b的检测子单元控制开关子单元闭合，第一高电平电源61通过第二上拉开关单元63b与第二输出端65b连通，第二输出端65b电平为第一高电平。即第二连接点的电平为第一高电平，即第二PMOS晶体管64b的漏极电压为第一高电平，第二PMOS晶体管64b工作于饱和区，此时相当于在第二上拉开关单元63b上并联了一个较小的阻抗，从而快速降低了第二上拉开关单元63b与第二PMOS晶体管64b组成的上拉电路的整体阻抗大小，第二输出端65b和第一高电平电源61之间通过第二上拉开关单元63b和第二PMOS晶体管64b连通，产生了更大驱动电流，输出第一高电平。这样加快了转换速度，提升了上拉能力。

对于第一上拉开关单元63a而言，由于第二连接点66b的电平为第一高电平，故而开关子单元不闭合。同时，第一PMOS晶体管64a的漏极电压为接地电平0V，即第一PMOS晶体管64a工作于非饱和区，此时相当于在第一上拉开关单元63a上并联了一个很大的阻抗，致使第一高电平电源61与第一输出端65a之间仅存在极小的电流甚至不存在电流，进而保证了第一输出端65a输出为0V电平。

当第一电平输入端60输入为逻辑低电平如0V时，工作过程与第一电平输入端60输入为第二高电平如0.9V时的工作过程相反，第一下拉开关单元62a的开关子单元不闭合，而第二下拉开关单元62b的开关子单元闭合，第二输出端65b与地线连通，输出接地电平0V。

由于第二连接点66b电平为0V，故而第一上拉开关单元63a的检测子单元控制开关子单元闭合。同时，第一PMOS晶体管64a工作于饱和区，实现了第一输出端65a分别通过第一上拉开关单元63a和第一PMOS晶体管64a与第一高电平电源61的连接，输出第一高电平。

此时第二上拉开关单元63b由于第一连接点66a的电平为第一高电平，故而开关子单元不闭合，第一高电平电源61与第二输出端65b之间不通过第二上拉开关单元63b导通。同时，第二PMOS晶体管64b工作于非饱和区，第一高电平电源61与第二输出端65b之间通过第二PMOS晶体管64b仅存在极小的电流甚至不存在电流，因此保证了第二输出端65b输出为0V电平。

本实施例中通过设计，使分别并联在第一上拉开关单元和第二上拉开关单元上的第一PMOS晶体管和第一PMOS晶体管在电平输入端输入不同电平时工作于不同的状态，并产生不同的输出效果，从而提升了电路的上拉能力，从而使得电路在更低的输入电压下，更快的信号输入下，电路也能很好地进行电平转换。

本实施例中，第一PMOS晶体管64a和第二PMOS晶体管64b还可以通过如图7所示的方式进行连接。将第一PMOS晶体管64a和第二PMOS晶体管64b的源极与第一高电平电源61连接；第一PMOS晶体管64a的栅极与第二连接点66b连接，漏极与第一连接点66a连接；第二PMOS晶体管64b的栅极与第一连接点66a连接，漏极与第二连接点66b连接。

电路工作时，当第一电平输入端60输入为第二高电平如0.9V时，第一下拉开关单元62a的检测子单元控制开关子单元闭合，第一输出端65a与地线连通，输出接地电平0V。同时由于反相器作用，第二下拉开关单元62b接收到逻辑低电平0V，第二上拉开关单元62b的开关子单元不闭合，第二输出端65b与地线不连通。

此时，由于第一连接点66a电平为0V，故而第二上拉开关单元63b的检测子单元控制开关子单元闭合。同时，由于第二PMOS晶体管64b的栅极与第一连接点66a连接，第二PMOS晶体管64b的栅极电压为0V，第二PMOS晶体管64b导通，此时第一高电平电压67分别通过第二上拉开关单元63b和第二PMOS晶体管64b与第二输出端65b连通，输出第一高电平。此时第二输出端65a的电流即为第二下上开关单元63b产生的驱动电流与第二PMOS晶体管64b产生的驱动电流之和，从而加快转换速度，提升了上拉能力。

由于第二连接点66b电压为第一高电平，所以第一上拉开关单元63a的开关子单元不闭合，同时由于第一PMOS晶体管64a的栅极与第二连接点66b连接，第一PMOS晶体管64a的栅极电压为第一高电平，第一PMOS晶体管64a截止，即第一输出端65a与第一高电平电源61不导通，这样进一步保证了第一输出端65a输出接地电平0V。

当第一电平输入端60输入为逻辑低电平如0V时，工作过程与第一电平输入端60输入为第二高电平如0.9V时的工作过程相反，第一下拉开关单元62a的开关子单元和第二上拉开关单元63b的开关子单元不闭合，且第二PMOS晶体管64b截止；而第二下拉开关单元42b的开关子单元和第一上拉开关单元43a的开关子单元闭合，同时第一PMOS晶体管64a导通。第一输出端65a输出第一高电平，第二输出端65b输出接地电平。

本实施例中，在两下拉开关单元和两上拉开关单元处分别并联由电压辅助拉伸单元时，在两下拉开关单元处分别并联的电压辅助拉伸单元为两个NMOS晶体管，在两上拉开关单元处分别并联的电压辅助拉伸单元为两个PMOS晶体管，为便于说明，仍以通过第一电平输入端与一个反相器相连来实现第二电平输入端的电平输入为例，参见图8，其中：第一NMOS晶体管84a与第一下拉开关单元82a并联，第二NMOS晶体管84b与第二下拉开关单元82b并联。第一PMOS晶体管84c与第一上拉开关单元83a并联，第二PMOS晶体管84d与第二上拉开关单元83b并联。

具体的，第一NMOS晶体管84a和第二NMOS晶体管84b的栅极均与第二高电平电源87连接；第一NMOS晶体管84a的源极与反相器的输出端相连，漏极与第一连接点86a连接；第二NMOS晶体管84b的源极与第一电平输入端80连接，漏极与第二连接点86b连接。第一PMOS晶体管84c和第二PMOS晶体管84d的栅极均接地，源极与第一高电平电源81连接；第一PMOS晶体管84c的漏极与第一连接点86a连接；第二PMOS晶体管84d的漏极与第二连接点86b连接。

电路工作时，当第一电平输入端80输入为第二高电平如0.9V时，第一下拉开关单元82a的检测子单元控制开关子单元闭合，同时由于反相器作用，第一NMOS晶体管84a的源极为逻辑低电平如0V，又第一NMOS晶体管84a的栅极电压为第二高电平，即V_GS为第二高电平0.9V，第一NMOS晶体管84a导通，第一输出端85a分别通过第一下拉开关单元82a和第一NMOS晶体管84a与0V电平接通，输出接地电平0V，提高了电路的下拉能力。

对于第二下拉开关单元82b而言，其输入的为逻辑低电平0V，开关子单元不闭合，同时第二NMOS晶体管84b的源极为第二高电平，又第二NMOS晶体管84b的栅极电压也为第二高电平，即V_GS为0V，第二NMOS晶体管84b截止，第二输出端85b与0V电源之间不连通。

此时，第一连接点86a电平为0V，第二上拉开关单元83b的检测子单元控制开关子单元闭合，第二输出端85b电压为第一高电平，即第二连接点86b为第一高电平，第二PMOS晶体管84b的漏极电压为第一高电平，第二PMOS晶体管84b工作于饱和区，相当于一个较小的阻抗，降低了第二上拉开关单元83b与第二PMOS晶体管84d组成的上拉电路的整体阻抗大小，提高了电路的上拉能力，第二输出端85b输出第一高电平。

对于第一上拉开关单元83a而言，由于第二连接点86b的电平为第一高电平，故而开关子单元不闭合。同时，第一PMOS晶体管84c工作于非饱和区，此时相当于在第一上拉开关单元83a上并联了一个很大的阻抗，致使第一高电平电源81与第一输出端85a之间仅存在极小的电流甚至不存在电流，进而保证了第一输出端85a输出为0V电平。

当第一电平输入端80输入为逻辑低电平如0V时，工作过程与第一电平输入端80输入为第二高电平如0.9V时的工作过程相反，第一下拉开关单元82a的开关子单元和第二上拉开关单元83b的开关子单元不闭合，且第一NMOS晶体管84a截止，第二PMOS晶体管84d近乎不导通；而第二下拉开关单元82b的开关子单元和第一上拉开关单元83a的开关子单元闭合，同时第二NMOS晶体管84b和第一PMOS晶体管84c导通。第一输出端85a输出第一高电平，第二输出端85b输出接地电平。

应当理解的是，本实施例中，在两下拉开关单元处分别并联的电压辅助拉伸单元为两个NMOS晶体管，且在两上拉开关单元处分别并联的电压辅助拉伸单元为两个PMOS晶体管的电路设计方式还可以是：根据将如图4所示NMOS晶体管设计方式和图7所示PMOS晶体管设计方式相结合进行设计，或将如图5所示NMOS晶体管设计方式和图7所示PMOS晶体管设计方式相结合进行设计，或将如图5所示NMOS晶体管设计方式和图6所示PMOS晶体管设计方式相结合进行设计。这样同时提升电路的下拉能力和上拉能力，使电路的整体阻抗更小，能适应较低的输入电平及更高的信号输入条件下的电平转换工作。

应当注意的是，本实施例中的各上拉开关单元与各下拉开关单元可以通过预先编写好的程序，以软件控制的方式实现各上拉开关单元与各下拉开关单元的导通，例如在各检测子单元中写入控制程序以控制开关子单元的闭合与否。各上拉开关单元与各下拉开关单元还可以是通过现有器件，根据某种现有器件的硬件工作特性来实现，例如通过MOS管来实现，具体的，两下拉开关单元可以分别通过两NMOS晶体管实现，两上拉开关单元可以分别通过两PMOS晶体管实现。

本实施例提供的电平转换电路，通过设置与下拉开关单元和/或与上拉开关单元并联的电压辅助拉伸模块(如MOS管)，使得在并联处的电路的整体阻抗变小，驱动电流增大，从而提升了电路的下拉能力和/或上拉能力，从而实现了在电平输入端输入的第二高电平电压值较低或输入电平信号速度很高的情况下，可以快速地将输入电平转换为符合接口电路要求的第一高电平电压。

实施例二

本实施在实施例一的基础上，以各上拉开关单元与各下拉开关单元为MOS晶体管，且并联的各电压辅助拉伸单元也为MOS晶体管为例，对本发明作进一步示例说明。具体的，两下拉开关单元分别为两NMOS晶体管，分别记为第三NMOS晶体管和第四NMOS晶体管；两上拉开关单元分别为两PMOS晶体管，分别记为第三PMOS晶体管和第四PMOS晶体管。

此时，电平转换电路可以如图9所示进行设计，具体的，第三NMOS晶体管92a和第四NMOS晶体管92b的源极均接地；第三NMOS晶体管92a的漏极通过第一连接点96a与第三PMOS晶体管93a的漏极连接，第四NMOS晶体管92b的漏极通过第二连接点96b与第四PMOS晶体管93b的漏极连接；第三NMOS晶体管92a的栅极与第一电平输入端90连接，第四NMOS晶体管92b的栅极与第二电平输入端连接。应当注意的是，本实施例中第二电平输入端由第一电平输入端90通过一反相器实现。第三PMOS晶体管93a和第四PMOS晶体管93b的源极均与第一高电平电源91连接；同时第三PMOS晶体管93a的栅极与第二连接点96b连接；第四PMOS晶体管93b的栅极与第一连接点96a连接。

同时，第一NMOS晶体管94a和第二NMOS晶体管94b的栅极均与第二高电平电源97连接；第一NMOS晶体管94a的源极与反相器的输出端相连，漏极与第一连接点96a连接；第二NMOS晶体管94b的源极与第一电平输入端90连接，漏极与第二连接点96b连接。

这样当第一电平输入端90输入第二高电平如0.9V时，第三NMOS晶体管92a的栅极电压即为第二高电平，又其源极接地，即V_GS为第二高电平，第三NMOS晶体管92a导通，第一输出端95a与地线连通。也即第三NMOS晶体管92a的栅极实现了第一下拉开关单元之检测子单元的功能，其源极与漏极实现了第一下拉开关单元之开关子单元的功能。

同时对于第一NMOS晶体管94a而言，其栅极电压一直为第二高电平，但由于反相器作用，其源极电压为逻辑低电平如0V，即V_GS为第二高电平，第一NMOS晶体管94a导通。即第一输出端95a分别通过第三NMOS晶体管92a和第一NMOS晶体管94a与0V电平接通。

对于第四NMOS晶体管92b而言，其栅极电压为逻辑低电平0V，又其源极接地，即V_GS为逻辑低电平，第四NMOS晶体管92b截止，第二输出端95b与地线无法连通。也即第四NMOS晶体管92b的栅极实现了第二下拉开关单元之检测子单元的功能，其源极与漏极实现了第二下拉开关单元之开关子单元的功能。

同时，第二NMOS晶体管94b的源极为第二高电平，又第二NMOS晶体管94b的栅极电压也为第二高电平，即V_GS为0V，第二NMOS晶体管94b截止，也即第二输出端95b与0V电源之间不连通。

对于第四PMOS晶体管93b而言，其栅极电压等于第一连接点96a的电平，即为0V，又其源极与第一高电平电源91连接，即V_GS为负值的第一高电平，第四PMOS晶体管93b导通，第一高电平电源91与第二输出端95b连通，第二输出端95b输出第一高电平。即第四PMOS晶体管93b的栅极实现了第二上拉开关单元之检测子单元的功能，其源极与漏极实现了第二上拉开关单元之开关子单元的功能。

对于第三PMOS晶体管93a而言，其栅极电压等于第二连接点96b的电压，即等于第一高电平，又其源极与第一高电平电源91连接，即V_GS为0V，第三PMOS晶体管93a截止，第一输出端输95a与第一高电平电源91之间不连通，从而进一步保证了第一输出端输95a输出0V电平。

当第一电平输入端90输入为逻辑低电平如0V时，工作过程与第一电平输入端40输入为第二高电平如0.9V时的工作过程相反，第三NMOS晶体管92a截止，第四NMOS晶体管92b导通；同时由于反相器作用，第一NMOS晶体管94a源极为第二高电平，V_GS为0，第一NMOS晶体管也截止，而第二NMOS晶体管94b源极为0V，V_GS为第二高电平，第二NMOS晶体管94b导通。即第一输出端95a不与地线连通，而第二输出端95b为0V。

此时由于第二连接点96b为0V，第三PMOS晶体管93a导通，第一输出端95a与第一高电平电源97连通，第一输出端95a为第一高电平，则第四PMOS晶体管93b栅极电压为第一高电平，其V_GS为0，第四PMOS晶体管93b截止。

即第一电平输入端90输入为逻辑低电平如0V时，第一输出端95a为第一高电平，第二输出端95b为0V。

应当注意的是，本实施例中，第一NMOS晶体管和第二NMOS晶体管可以选用与第三NMOS晶体管及第四NMOS晶体管相同的尺寸，即前述4个NMOS晶体管的尺寸可以相同。

本实施例中，电平转换电路也可以如图10所示进行设计，其中，第三NMOS晶体管92a、第四NMOS晶体管92b、第三PMOS晶体管93a、以及第四PMOS晶体管93b的基本结构与图9所示一致。但是不设置第一NMOS晶体管和第二NMOS晶体管，而是在第三PMOS晶体管93a和第四PMOS晶体管93b分别并联第一PMOS晶体管94c和第二PMOS晶体管94d。

具体的，第一PMOS晶体管94c和第二PMOS晶体管94d的栅极均接地，源极与第一高电平电源91连接；第一PMOS晶体管94c的漏极与第一连接点96a连接；第二PMOS晶体管94d的漏极与第二连接点96b连接。

工作时，当第一电平输入端90输入为第二高电平时，第三NMOS晶体管92a导通，第四NMOS晶体管92a导通截止，第一输出端95a为接地电平0V。

同时第四PMOS晶体管93b导通，第一高电平电源91可以通过第四PMOS晶体管93b与第二输出端95b连通，即第二连接点96b为第一高电平，即第一PMOS晶体管94d工作在饱和区，相当于在第四PMOS晶体管93b处并联了一个较小的阻抗，从而快速降低了第四PMOS晶体管93b与第一PMOS晶体管94d组成的上拉电路的整体阻抗大小，第二输出端95b和第一高电平电源91之间通过第四PMOS晶体管93b和第二PMOS晶体管94d连通，产生了更大驱动电流，输出第一高电平。

而第三PMOS晶体管93a的栅极电压为第二连接点96b的电压，为第一高电平，第三PMOS晶体管93a截止。同时，第一PMOS晶体管94c源极电压为第一连接点96a的电压，为0V，第一PMOS晶体管94c处于非饱和区，相当于在第三PMOS晶体管93a上并联了一个很大的阻抗，致使第一高电平电源91与第一输出端95a之间仅存在极小的电流甚至不存在电流，进而保证了第一输出端95a输出为0V电平。

当第一电平输入端90输入为逻辑低电平时，工作过程与第一电平输入端90输入为第二高电平时的工作过程相反，第三NMOS晶体管92a和第四PMOS晶体管93b截止，第二PMOS晶体管94d工作于非饱和区；而第四NMOS晶体管92b和第三PMOS晶体管93a导通，第一PMOS晶体管94c工作于饱和区。此时第一输出端95a输出第一高电平，第二输出端95b输出接地电平。

应当注意的是，由于PMOS晶体管的尺寸约小，其对应产生的阻抗会越大，在本实施例中，第一PMOS晶体管和第二PMOS晶体管可以选用尺寸较之第三NMOS晶体管及第四NMOS晶体管更小的PMOS晶体管，以增大第一PMOS晶体管和第二PMOS晶体管处于不同状态时产生的阻抗差值，使两侧上拉电路的阻抗差更大，从而使电路的上拉能力更强。

本实施例中，电平转换电路还可以如图11所示进行设计，其中，第一NMOS晶体管94a、第二NMOS晶体管94b、第三NMOS晶体管92a、第四NMOS晶体管92b、第三PMOS晶体管93a、以及第四PMOS晶体管93b的基本结构与图9所示一致。第一PMOS晶体管94c和第二PMOS晶体管94d的基本结构与图10所示一致。即同时在第三NMOS晶体管92a处并联第一NMOS晶体管94a，在第四NMOS晶体管92b处并联第二NMOS晶体管94b，在第三PMOS晶体管93a处并联第一PMOS晶体管94c，在第四PMOS晶体管93b处并联第二PMOS晶体管94d。

电路工作时，当第一电平输入端90输入为第二高电平时，第一NMOS晶体管94a和第三NMOS晶体管92a导通，第二NMOS晶体管94b和第四NMOS晶体管92b截止，第一输出端95a为逻辑低电平如0V。

第四PMOS晶体管93b栅极电压即为逻辑低电平，第四PMOS晶体管93b导通，第二输出端95b为第一高电平，即第二PMOS晶体管94d源极电压为第一高电平，工作于饱和区，降低了第四PMOS晶体管93b与第二PMOS晶体管94d组成的上拉电路的整体阻抗大小，提高了电路的上拉能力，进一步确保了第二输出端95b输出第一高电平。

第三PMOS晶体管93a栅极电压即为第一高电平，第三PMOS晶体管93a截止，同时第一PMOS晶体管94c源极电压为逻辑低电平，第一PMOS晶体管94c工作于非饱和区，相当于在第三PMOS晶体管93a上并联了一个很大的阻抗，致使第一高电平电源91与第一输出端95a之间仅存在极小的电流甚至不存在电流，进而保证了第一输出端95a输出为逻辑低电平。

当第一电平输入端90输入为逻辑低电平如0V时，工作过程与第一电平输入端90输入为第二高电时的工作过程相反，第一NMOS晶体管94a、第三NMOS晶体管92a和第四PMOS晶体管93b截止，第二PMOS晶体管94d处于非饱和区；第二NMOS晶体管94b、第四NMOS晶体管92b和第三PMOS晶体管93a导通，第一PMOS晶体管94c处于饱和区。此时第一输出端95a输出为第一高电平，第二输出端95b输出为逻辑低电平。

应当理解的是，在本实施例中，各NMOS晶体管和PMOS晶体管采用工业应用中常用的增强型NMOS晶体管和增强型PMOS晶体管即可实现上述电路结构的功能，因而具有较强的工业实用性。

值得注意的是，在本实施例中，第一高电平即为符合端口电压需求的电平，如3.3V、5V等，第二高电平即为输入端能提供的代表逻辑1的输入电平，如0.9V，1.2V，2.5V等。

本实施例中提供的各电平转换电路，通过在现有技术的基础上设置与各NMOS晶体管和/或与各PMOS晶体管并联的对应的NMOS晶体管和/或PMOS晶体管，使得在并联处的电路的整体阻抗变小，驱动电流增大，从而提升了电路的下拉能力和/或上拉能力，从而实现了在电平输入端输入的第二高电平电压值较低或输入电平信号速度很高的情况下，可以快速地将输入电平转换为符合接口电路要求的第一高电平电压。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。