一种产生高频特定序列脉冲的系统的制作方法

本实用新型涉及量子通信技术领域，特别涉及一种产生高频信号的系统。

背景技术：

现有的数字电路产生高频信号方案主要为全数字锁相环，全数字锁相环虽有很多实现方案，但大体功能主要由三个部分构成，如图1所示，输入的低频信号首先经过数字鉴相器，与输出信号比较相位差异，它的输出电压是对应于这两个信号相位差的函数。数字环形滤波器滤掉数字鉴相器输出中的高频成分，产生的控制信息加到数字压控振荡器模块，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使数字压控振荡器的频率发生变化。只要环路设计恰当，则这种变化将使本振信号的频率与数字鉴相器输入信号的频率一致。如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，这时，环路处于“锁定状态”。

全数字锁相环虽然功能强大、灵活性好、应用范围广，但是也有较多缺点如下：

1、输入信号需为周期信号；

2、输入信号频率有范围限制；

3、设计、调试起来相对繁琐；

4、需要占用较多的电路资源。

综上，现有的数字电路产生高频信号方案无法应用到一些特殊的场合。

技术实现要素：

本实用新型所要解决的技术问题在于提供了一种能够在输入信号为非周期信号的条件下输出符合要求的高频信号的产生高频特定序列脉冲的系统，可适用于许多特殊应用场合。

本实用新型是通过以下技术方案解决上述技术问题的：一种产生高频特定序列脉冲的系统，包括：加法器、第一D触发器、第一延时装置delay1、第二延时装置delay2、脉冲计数器、比较器、放大器、第二D触发器；

所述加法器的输出端连接到第一D触发器的时钟信号端口，第一D触发器的信号输出端连接到第一延时装置delay1，同时第一D触发器的信号输出端也作为高频脉冲信号输出端pulse_out，第一延时装置delay1的输出端同时连接到第一D触发器的复位信号端以及第二延时装置delay2的输入端，第二延时装置 delay2的输出端同时连接到脉冲计数器的时钟信号端、第二D触发器的时钟信号端以及加法器的输入端，加法器的另一输入端作为输入信号pulse_in的输入端口，全局复位信号连接到脉冲计数器的复位信号端以及第二D触发器的控制信号端，比较器的两个输入端一个连接脉冲计数器的输出端，另一个连接脉冲个数设定装置，比较器的输出端经过放大器连接到第二D触发器的触发信号端，第二D触发器的信号输出端连接到第一D触发器的触发信号端。

更具体的，该系统是基于FPGA来实现的。

本实用新型相比现有技术具有以下优点：

1、本实用新型的系统对输入信号的周期性无任何特殊要求；

2、输入信号频率适应性广；

3、设计、调试简单；

4、只需要少量的电路资源。

因此，本实用新型的技术方案可适用于许多特殊应用场合，有效解决了现有技术方案的不足。

附图说明

图1是现有全数字锁相环的结构原理图；

图2是本实用新型实施例的产生高频脉冲序列的功能框图；

图3是本实用新型实施例中输入脉冲和输出脉冲时序图。

具体实施方式

下面对本实用新型的实施例作详细说明，本实施例在以本实用新型技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本实用新型的保护范围不限于下述的实施例。

请参阅图1至图3所示，该产生高频特定序列脉冲的系统的具体结构包括：加法器、第一D触发器、第一延时装置delay1、第二延时装置delay2、脉冲计数器、比较器、放大器、第二D触发器。

所述加法器的输出端连接到第一D触发器的时钟信号端口，第一D触发器的信号输出端连接到第一延时装置delay1，同时第一D触发器的信号输出端也作为高频脉冲信号输出端pulse_out，第一延时装置delay1的输出端同时连接到第一D触发器的复位信号端以及第二延时装置delay2的输入端，第二延时装置 delay2的输出端同时连接到脉冲计数器的时钟信号端、第二D触发器的时钟信号端以及加法器的输入端，加法器的另一输入端作为输入信号pulse_in的输入端口，全局复位信号连接到脉冲计数器的复位信号端以及第二D触发器的控制信号端，比较器的两个输入端一个连接脉冲计数器的输出端，另一个连接脉冲个数设定装置，比较器的输出端经过放大器连接到第二D触发器的触发信号端，第二D触发器的信号输出端连接到第一D触发器的触发信号端。

基于该产生高频特定序列脉冲的系统产生脉冲的方法具体包括下述步骤：

第一步，输入信号pulse_in进入加法器，通过第一D触发器，根据输入信号pulse_in的信号沿产生一个高电平信号C₀；

第二步，高电平信号C₀经过第一延时器delay1的延时后由高变为低，该延时通过加入时序约束在可控制范围内，延时长度即为产生的高频信号的高电平时间，延时后的信号记为C₁；

在设计中，可以通过加入时序约束脚本干扰工程的布局布线结果，从而达到调节电路走线长度的效果进而调节延时，但是走线长度也不是无限调节的，有一定范围限制，最小延时可达2ns左右，最大延时可达8ns左右；

第三步，经过第一延时器delay1的延时后的信号C₁再经过第二延时器delay2 延时后产生信号C₂，该延时通过加入时序约束在可控制范围内，延时长度即为产生的高频信号的低电平时间；

与第二步中的延时调节方法类似，延时范围在2ns～8ns左右；由于高、低电平延时电路相互独立，可以单独进行调节，这里可以通过控制高、低电平延时不同，调节到生成时钟所需要的占空比，从而进行正确采样，该方法产生的时钟信号频率受延时范围控制，这里最大200MHz左右，最小60MHz左右，最大频率受限于FPGA工艺，最小频率可以继续通过增加FPGA中走线延时获得更低频率，基本能够满足绝大部分有此需要的应用场合；

第四步，经过第二延时器delay2延时后产生信号C₂输入加法器，且信号C₂既作为脉冲计数器的时钟，又作为第一D触发器的时钟，当脉冲计数器达到脉冲个数设定装置设定的计数值后(本例中计数值为5)，停止产生高频信号，第一 D触发器的输出信号C₀即为所需的高频脉冲信号。

如图3所示为输入脉冲和输出脉冲的时序关系，图3中可以看出输出脉冲只依赖于输入信号的上升沿，而对其是否具有周期性并无要求，一旦检测到输入信号的上升沿之后，就会产生5个高频脉冲信号，之后会停止产生高频信号直到下一个输入信号上升沿到来，这里要求输入信号两次上升沿间隔不能小于6 个高频脉冲信号的宽度。

作为一个具体的例子，上述产生高频特定序列脉冲的系统是基于FPGA实现的。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。