一种时间放大器和半导体存储器的制作方法

本实用新型涉及半导体技术领域，具体涉及一种时间放大器，还涉及一种半导体存储器。

背景技术：

延迟锁相环(DLL，Delay-Locked Loop)通常应用在DDR3/DDR4动态随机存取存储器中，延迟锁相环用于自动调节一路信号的延时，使两路信号的相位一致(边沿对齐)。具体地，在需要某些数字信号与系统时钟同步的情况下，延迟锁相环将两路时钟的边沿对齐，用被调节的时钟做控制信号，就可以产生与系统时钟严格同步的信号，且该同步不随外界条件如温度、电压的变化而改变，因此得以广泛地使用。

为了测量精细时间间隔，DLL中嵌入有时间数字转换器(TDC， Time-to-Digital converter)，近年来，为了提高TDC时间精度的同时，提高其转换速率，时间放大器思想应运而生，基于时间放大器，可以对时间间隔进行“粗量化-放大-细量化”，仅仅使用粗糙的量化器便能得到较高的时间分辨率。在 TDC中可嵌入多种类型的时间放大器(TA，Time amplifier)，如基于SR锁存器的时间放大器、门时间放大器、1x/4x延迟缓冲时间放大器等。其中，基于 SR锁存器的时间放大器由两个SR锁存器和一个门控组成，其增益与SR锁存器输出端设置的附加电容成正比，然而，基于SR锁存器的时间放大器的主要缺点是时间放大的增益不能够根据实际需求进行调节，进而导致DLL的时间间隔测量精准度较低。

因此，如何使时间放大器的增益可调，从而提高DLL的时间检测测量精准度是本领域技术人员急需要解决的技术问题。

技术实现要素：

本实用新型提供一种时间放大器以及一种半导体存储器，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本实用新型的一个方面，提供了一种时间放大器，包括：

第一闩锁器和第一缓存器，所述第一缓存器用于接受第一时间脉冲的输入，所述第一闩锁器的第一闩锁输入端与所述第一缓存器的输出端连接，所述第一闩锁器的第二闩锁输入端接收第二时间脉冲，所述第一闩锁器的Q输出端藕接有第一电容，所述第一闩锁器的Q1输出端耦接有第二电容；及

第一D触发器，所述第一D触发器的第一触发输入端从所述缓存器从所述第一缓存器接收经延迟预定时间间隔的所述第一时间脉冲，所述第一D触发器的第二触发输入端接收所述第二时间脉冲，所述第一D触发器的第一触发输出端与所述第一电容和所述第二电容中的至少一个连接，用于控制调节所述第一电容和所述第二电容的电容值。

优选的，在上述所述的时间放大器中，所述第一缓存器包括相互串联的多个第一缓存单元，各所述第一缓存单元用于延迟输入所述第一缓存器的信号，所述多个所述第一缓存单元中的一个或更多个所述第一缓存单元共同将所述第一时间脉冲延迟所述预定时间间隔。

优选的，在上述所述的时间放大器中，还包括：

第二闩锁器和第二缓存器，所述第二缓存器用于接受第二时间脉冲的输入，所述第二闩锁器的第三闩锁输入端与所述第二缓存器的输出端连接，所述第二闩锁器的第四闩锁输入端接收第一时间脉冲，所述第二闩锁器的Q输出端藕接有第三电容，所述第二闩锁器的Q1输出端耦接有第四电容；

第二D触发器，所述第二D触发器的第一闩锁输入端从所述第二缓存器接收经延迟所述预定时间间隔的所述第二时间脉冲，所述第二D触发器的第二闩锁输入端接收所述第一时间脉冲，所述第二D触发器的输出端与所述第三电容和所述第四电容中的至少一个连接。

优选的，在上述所述的时间放大器中，所述第二缓存器包括相互串联的多个第二缓存单元，各所述第二缓存单元用于延迟输入该缓存单元的信号，所述多个第二缓存单元中的一个或更多个所述第二缓存单元共同将所述第二时间脉冲延迟所述预定时间间隔。

优选的，在上述所述的时间放大器中，还包括：

或门，所述或门的第一输入端与所述第一D触发器的所述第一触发输出端连接，所述或门的第二输入端与所述第二D触发器的所述第二触发输出端连接，所述或门的输出端与所述第一电容、所述第二电容、所述第三电容或所述第四电容连接。

优选的，在上述所述的时间放大器中，还包括与所述第一闩锁器的Q输出端和Q1输出端连接的第一或非门，以及与所述第二闩锁器的Q输出端和Q1输出端连接的第二或非门。

优选的，在上述所述的时间放大器中，所述第一电容、所述第二电容、所述第三电容和所述第四电容的其中一个电容至少包括：

至少两条支路，所述支路之间并联，所述支路的输入端与对应的所述第一闩锁器的输出端或所述第二闩锁器的输出端连接，所述支路的输出端接地；

其中，所述支路由支路电容以及与所述支路电容串联的开关组成，所述开关受到对应连接的所述第一D触发器或所述第二D触发器的或逻辑控制。

优选的，在上述所述的时间放大器中，所述开关包括：

与非门，由对应连接的所述第一D触发器或所述第二D触发器的或逻辑控制所述与非门的接触引脚是否接入所述支路。

优选的，在上述所述的时间放大器中，当所述接触引脚接入所述支路时，对应连接的所述第一D触发器或所述第二D触发器发送控制信号至所述与非门的控制引脚。

另一方面，还提供了一种半导体存储器，包括上述任一项所述的时间放大器。

本实用新型采用上述技术方案，具有如下优点：本方案在时间放大器中嵌入至少一个D触发器，若第一时间脉冲经延迟预定时间间隔到达第一D触发器的时间点与第二时间脉冲到达第一D触发器的时间点不同，第一D触发器输出的逻辑信号控制调节第二电容的电容值小于第一电容的电容值，使得时间放大器的放大增益减小；或者第一D触发器输出的逻辑信号控制调节第一电容的电容值小于第二电容的电容值，使得时间放大器的放大增益增大，实现了时间放大器的增益可调的目的。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。

图1为本实用新型实施方式提供的一种时间放大器内部电路示意图。

图2为本实用新型实施例提供的电容值粗调的第一电容的内部电路示意图。

图3为本实用新型实施例提供的电容值微调的第一电容的内部电路示意图。

附图标记：

100第一闩锁器；

110第一闩锁器的第一与非门；120第一闩锁器的第二与非门；

111第一闩锁输入端；121第二闩锁输入端；

112第一闩锁器的Q输出端；122第一闩锁器的Q1输出端；

300第一D触发器；

311第一触发输入端；312第二触发输入端；

313第一触发输出端；

410第一电容；420第二电容；

T_IN1第一时间脉冲；T_IN2第二时间脉冲；

200第二闩锁器；

210第二闩锁器的第一与非门；220第二闩锁器的第二与非门；

211第三闩锁输入端；221第四闩锁输入端；

212第二闩锁器的Q1输出端；222第二闩锁器的Q输出端；

300’第二D触发器；

321第三触发输入端；322第四触发输入端；

323第二触发输出端；

430第三电容；440第四电容；

330或门；

331或门的第一输入端；332或门的第二输入端；

411支路；412支路电容；

413开关；413’与非门；

413’A接触引脚；413’B控制引脚；

510第一或非门；520第二或非门；

600第一缓存器；610第一缓存单元；

600’第二缓存器；610’第二缓存单元。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本实用新型的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

实施例一

在一种具体实施方式中，提供了一种时间放大器，包括：

第一闩锁器100、第一缓存器600，第一缓存器600用于接受第一时间脉冲 T_IN1的输入，第一闩锁器的第一闩锁输入端111与第一缓存器600的输出端连接，第一闩锁器的第二闩锁输入端121接收第二时间脉冲T_IN2，第一闩锁器的Q 输出端112藕接有第一电容410，第一闩锁器的Q1输出端122耦接有第二电容 420；

第一D触发器300，第一D触发器的第一触发输入端311从第一缓存器600 接收经延迟预定时间间隔的第一时间脉冲T_IN1，第一D触发器的第二触发输入端312接收第二时间脉冲T_IN2，第一D触发器的第一触发输出端313与第一电容410和第二电容420中的至少一个连接，用于控制调节第一电容410和第二电容420的电容值。

在本实施例中，第一电容410和第二电容420中的任一个的电容值可调，若第一时间脉冲T_IN1经延迟预定时间间隔到达第一D触发器300的时间点与第二时间脉冲T_IN2到达第一D触发器300的时间点不同，第一D触发器300输出的逻辑信号控制调节第一电容410的电容值大于第二电容420的电容值，使得时间放大器的放大增益减小；或者第一D触发器300输出的逻辑信号控制调节第一电容410的电容值小于第二电容420的电容值，使得时间放大器的放大增益增大。

进一步的，第一缓存器600包括相互串联的多个第一缓存单元610，各第一缓存单元610用于延迟输入所述第一缓存器的信号，多个第一缓存单元610 共同将第一时间脉冲T_IN1延迟预定时间间隔。

在上述实施方式的基础上，还包括：

第二闩锁器200和第二缓存器600’，第二缓存器600’用于接受第二时间脉冲的输入，第二闩锁器200的第三闩锁输入端211与第二缓存器600’的输出端连接，第二闩锁器200的第四闩锁输入端221接收第一时间脉冲T_IN1，第二闩锁器的Q输出端222藕接有第三电容430，第二闩锁器的Q输出端212耦接有第四电容440；

第二D触发器300’，第二D触发器的第三触发输入端321从第二缓存器 600’接收经延迟预定时间间隔的第二时间脉冲T_IN2，第二D触发器的第四触发输入端322接收第一时间脉冲T_IN1，第二D触发器的第二触发输出端323与第三电容430和第四电容440中的至少一个连接，用于控制调节第三电容430和第四电容440的电容值。

在本实施方式中，第三电容430和第四电容440中的任一个的电容值可调，若第一时间脉冲T_IN1到达第二D触发器300’的时间点与经过预定时间间隔延迟的第二时间脉冲T_IN2到达第二D触发器300’的时间点不同，第二D触发器300’输出的逻辑信号控制调节第四电容440的电容值大于第三电容430的电容值，使得时间放大器的放大增益减小；或者第二D触发器300’输出的逻辑信号控制调节第四电容440的电容值小于第三电容430的电容值，使得时间放大器的放大增益增大。

在上述实施方式的基础上，还包括：

或门330，或门的第一输入端331与第一D触发器300的第一触发输出端 313连接，或门的第二输入端332与第二D触发器的第二触发输出端323连接，或门的输出端333与第一电容410、第二电容420、第三电容430或第四电容 440连接。

在上述实施方式的基础上，包括与第一闩锁器100的Q输出端和Q1输出端连接的第一或非门510，以及与第二闩锁器210的Q输出端和Q1输出端连接的第二或非门520。

在上述时间放大器的基础上，图2和3以第一电容为例说明，第一电容410、第二电容420、第三电容430和第四电容440的其中一个电容至少，包括：

至少两条支路411，支路411之间并联，支路411的输入端与对应的第一闩锁器100的输出端或第二闩锁器210的输出端连接，支路411的输出端接地；

其中，支路411由支路电容412以及与支路411电容串联的开关413组成，开关413受到对应连接的第一D触发器300或第二D触发器300’的或逻辑控制。

在上述时间放大器的基础上，开关413包括：

与非门413’，由对应连接的第一D触发器300或第二D触发器300’的或逻辑控制与非门的接触引脚413’A是否接入支路411，第一D触发器300或第二D触发器300’用于控制接触引脚413’A与支路411连接或者断开来调整各个电容的电容值的大小。

在上述时间放大器的基础上，当接触引脚413’A接入支路411时，第一D 触发器300或所述第二D触发器300’发送控制信号至与非门413’的控制引脚 413’B。第一D触发器300或第二D触发器300’用于将逻辑信号发送至控制引脚413’B来调整各个电容的电容值的大小。

具体的，第一D触发器300或第二D触发器300’通过输出的逻辑信号对接入支路411的接触引脚413’A与支路411是否连接或者断开进行控制，此时，与非门413’的开关413相当于普通阀门开关，对整个可调电容的电容值进行粗调。在对接触引脚413’A与支路411连接的情况下，第一D触发器300或第二D触发器300’将逻辑信号发送至控制引脚413’B来调整电容值的大小进行微调，增强了电容值的调节精度。

如图2和3所示，以第一D触发器300对第一电容410的调控为例进行说明，若第一电容410中包含了三条并联支路411，每条支路411上串联有一个支路电容412和一个开关413，第一D触发器300对三条支路411中的开关413 进行控制，控制三条支路411中的与非门的接触引脚413’A与此支路411连接，当输入逻辑信号000至此与非门的控制引脚413’B时，第一电容410的电容值为1.324822fF，输入逻辑信号001时，电容值为1.340683fF，相比1.324822fF 相差0.015861fF，输入逻辑信号011时，电容值为1.356543fF，相比1.340683 fF差0.015861fF，输入逻辑信号111时，电容值为1.372704fF，相比1.356543 fF差0.015861fF，因此，对各个电容的电容值进行了微调。

实施例二

在另一种具体实施方式中，还提供了一种半导体存储器，包括上述任一项所述的时间放大器。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。