一种实现平稳切换的时钟切换电路的制作方法

本实用新型涉及时钟切换电路领域，具体来说，涉及一种实现平稳切换的时钟切换电路。

背景技术：

在集成电路设计中，时钟切换电路是一个经常会用到的电路，从一个时钟切换到另一个不同相位不同频率的时钟，通常的电路就是一个二选一的MUX单元，如图3所示，一般的时钟切换电路结构，这种电路的问题是会产生不必要的时钟毛刺，而有毛刺的时钟通常会对整个逻辑系统产生严重的伤害，如图4所示，可能产生的时钟毛刺示意图。

针对相关技术中的问题，目前尚未提出有效的解决方案。

技术实现要素：

针对相关技术中的问题，本实用新型提出一种实现平稳切换的时钟切换电路，以克服现有相关技术所存在的上述技术问题。

本实用新型的技术方案是这样实现的：

一种实现平稳切换的时钟切换电路，包括时钟信号CLK-SEL、时钟信号CLK-0、时钟信号CLK-1、时钟信号CLK-O、与门F1、与门F2、与门F3、与门F4、或门F5、与门F6、与门F7、与门F8、触发器T1、触发器T2、触发器T3和触发器T4，其中，所述时钟信号CLK-SEL分别与所述与门F1的输入端及所述与门F6的第二输入端连接，所述与门F1的输出端与所述与门F2的第一输入端连接，所述与门F2的第二输入端与所述触发器T4的输出端QN4连接，所述与门F2的输出端与所述触发器T1的输入端D1连接，所述时钟信号CLK-0分别与所述触发器T1的输入端CLK1、所述与门F3的输入端及所述与门F4的第二输入端连接，所述触发器T1的输出端Q1与所述触发器T2的输入端D2连接，所述与门F3的输出端与所述触发器T2的输入端CLK2连接，所述触发器T2的输出端Q2与所述与门F4的第一输入端连接，所述触发器T2的输出端QN2与所述与门F6的第一输入端连接，所述与门F4的输出端与所述或门F5的第一输入端连接，所述或门F5的输出端与所述时钟信号CLK-O连接，所述与门F6的输出端与所述触发器T3的输入端D3连接，所述时钟信号CLK-1分别与所述触发器T3的输入端CLK3、所述与门F7的输入端及所述与门F8的第二输入端连接，所述触发器T3的输出端Q3与所述触发器T4的输入端D4连接，所述与门F7的输出端与所述触发器T4的输入端CLK4连接，所述触发器T4的输出端Q4与所述与门F8的第一输入端连接，所述与门F8的输出端与所述或门F5的第二输入端连接。

进一步的，所述触发器T2的输出端Q2与所述触发器T4的输出端Q4分别均输出时钟信号CLK-EN。

进一步的，所述触发器T1与所述触发器T2、所述触发器T3及所述触发器T4均为T型触发器。

本实用新型的有益效果为：本实用新型提供了一种实现平稳切换的时钟切换电路来实现从一个时钟切换到另一个不同相位不同频率时钟的平稳切换，从而杜绝时钟毛刺的产生，进而保证时钟切换的稳定性，进而提高整个逻辑系统的稳定性，进而达到平稳输出信号的要求。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本实用新型实施例的一种实现平稳切换的时钟切换电路的原理图；

图2是根据本实用新型实施例的一种实现平稳切换的时钟切换电路的波形示意图；

图3是一般的时钟切换电路结构示意图；

图4是一般的时钟切换电路结构波形示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型保护的范围。

根据本实用新型的实施例，提供了一种实现平稳切换的时钟切换电路。

如图1-2所示，根据本实用新型实施例的实现平稳切换的时钟切换电路，包括时钟信号CLK-SEL、时钟信号CLK-0、时钟信号CLK-1、时钟信号CLK-O、与门F1、与门F2、与门F3、与门F4、或门F5、与门F6、与门F7、与门F8、触发器T1、触发器T2、触发器T3和触发器T4，其中，所述时钟信号CLK-SEL分别与所述与门F1的输入端及所述与门F6的第二输入端连接，所述与门F1的输出端与所述与门F2的第一输入端连接，所述与门F2的第二输入端与所述触发器T4的输出端QN4连接，所述与门F2的输出端与所述触发器T1的输入端D1连接，所述时钟信号CLK-0分别与所述触发器T1的输入端CLK1、所述与门F3的输入端及所述与门F4的第二输入端连接，所述触发器T1的输出端Q1与所述触发器T2的输入端D2连接，所述与门F3的输出端与所述触发器T2的输入端CLK2连接，所述触发器T2的输出端Q2与所述与门F4的第一输入端连接，所述触发器T2的输出端QN2与所述与门F6的第一输入端连接，所述与门F4的输出端与所述或门F5的第一输入端连接，所述或门F5的输出端与所述时钟信号CLK-O连接，所述与门F6的输出端与所述触发器T3的输入端D3连接，所述时钟信号CLK-1分别与所述触发器T3的输入端CLK3、所述与门F7的输入端及所述与门F8的第二输入端连接，所述触发器T3的输出端Q3与所述触发器T4的输入端D4连接，所述与门F7的输出端与所述触发器T4的输入端CLK4连接，所述触发器T4的输出端Q4与所述与门F8的第一输入端连接，所述与门F8的输出端与所述或门F5的第二输入端连接。

在一个实施例中，所述触发器T2的输出端Q2与所述触发器T4的输出端Q4分别均输出时钟信号CLK-EN。

在一个实施例中，所述触发器T1与所述触发器T2、所述触发器T3及所述触发器T4均为T型触发器。

综上所述，借助于本实用新型的上述技术方案，本实用新型提供了一种实现平稳切换的时钟切换电路来实现从一个时钟切换到另一个不同相位不同频率时钟的平稳切换，从而杜绝时钟毛刺的产生，进而保证时钟切换的稳定性，进而提高整个逻辑系统的稳定性，进而达到平稳输出信号的要求。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。