分配器同步设备及其操作方法与流程

本发明涉及一种分配器同步设备及其操作方法。

背景技术：

近年来，多输入多输出(multiple-inputmultiple-output，简称mimo)波束成形技术由于能够更高效地实现较高的数据传输速率而广受欢迎。因此，需要同步用于生成关联rf信号的多个(功率)分配器。当使用多个分配器时，每个分配器以随机相位开始，并且传统技术中，分配器通常不提供同步其输出的方式。虽然可以使用基于触发的同步技术来校准测量设备中的多个通道，但是当触发同步(synchronization，简称sync)信号的时机未知时，同步分配器仍是个挑战。在mimo系统中，当基于分配器启动时的相位模糊程度禁用或启用分配器时，需要针对相位进行分配器的校准。无论何时启用和禁用分配器，相位同步都会丢失，如果sync信号接近时钟沿，则可以用不同的相位触发分配器。因此，为了避免这种情况，分配器必须保持打开，但代价是会产生不必要的功耗。即使在同一芯片内，为了容纳用于推进多个传输通道的电路，芯片尺寸也在不断增大，并且由于工艺、电压和热变化，不可能控制sync信号相对于时钟信号的绝对时间。

因此，本发明的一个目的在于解决现有技术中的至少一个问题和/或提供在本领域中有用的选择。

技术实现要素：

本发明的第一方面提供了一种分配器同步设备，包括：至少第一和第二电路部分，用于生成用于多通道传输的各个无线信号，其中，每个电路部分具有电耦合到开关和分频器的处理器模块，所述开关可电操作以选择性地将所述分频器耦合到本地振荡器，所述处理器模块用于接收所述本地振荡器生成的时钟信号和参考所述时钟信号重新定时的同步信号。所述设备用于可操作地执行以下步骤：(1)将各个分频器配置为共同初始状态，关闭各个分频器；(2)配置每个处理器模块将所接收的同步信号与所述时钟信号进行比较，以选择所述时钟信号的时钟周期的第一边沿或第二边沿，所选边沿用于在所述时钟信号要提供给相关联的分频器时用作时间指示符，通过确定所述同步信号的正边沿是否在所述第一边沿的预定义时间窗口内来进行比较，其中，如果所述正边沿在所述时间窗口外，则选择所述第一边沿，如果所述正边沿在所述时间窗口内，则选择所述第二边沿；(3)通过各个处理器模块传输各个第一信号以打开各个分频器；(4)通过各个处理器模块检测到所述时钟信号上出现了各个所选边沿，并且作为响应，由各个处理器模块将各个第二信号传输到各个开关，将各个分频器耦合到本地振荡器，以便将所述时钟信号提供给各个分频器以生成相应的输出。

有利地，本发明所提出的设备能够通过基于触发的同步方法来同步多个分频器的输出相位。

优选地，所述第一和第二边沿可以分别是正边沿和负边沿，或者所述第一和第二边沿可以分别是负边沿和正边沿。

优选地，所述第一电路部分还可以包括：第一初始化模块，用于接收所述时钟信号以及未处理的同步信号，进行处理以生成所述重新定时的同步信号，其中，所述第一初始化模块用于将所述重新定时的同步信号传输到各个处理器模块。

优选地，所述第二电路部分还可以包括与所述第一初始化模块配置相同的第二初始化模块，且如果所述第一电路部分没有通电，则所述第二初始化模块可用于替换所述第一初始化模块。

优选地，所述本地振荡器可以用作所述设备的一部分。

优选地，每个处理器模块可以包括边沿检测器模块和边沿选择器模块；所述边沿检测器模块用于将所述同步信号与所述时钟信号进行比较，以选择所述时钟信号的时钟周期的第一边沿或第二边沿；所述边沿选择器模块用于使用与所选边沿相关联的信息分别生成并传输第一和第二信号到相关联的分频器和开关。

优选地，所述共同初始状态可以选自分配器状态组，包括：00、10、11和01。

本发明的第二方面提供了一种多通道收发装置，包括第一方面所述的设备。

本发明的第三方面提供了一种分配器同步设备的操作方法，所述设备包括至少第一和第二电路部分，用于生成用于多通道传输的各个无线信号，其中，每个电路部分具有电耦合到开关和分频器的处理器模块，所述开关可电操作以选择性地将所述分频器耦合到本地振荡器，所述处理器模块用于接收所述本地振荡器生成的时钟信号和参考所述时钟信号重新定时的同步信号。所述方法包括：(1)将各个分频器配置为共同初始状态，关闭各个分频器；(2)配置每个处理器模块将所接收的同步信号与所述时钟信号进行比较，以选择所述时钟信号的时钟周期的第一边沿或第二边沿，所选边沿用于在所述时钟信号要提供给相关联的分频器时用作时间指示符，通过确定所述同步信号的正边沿是否在所述第一边沿的预定义时间窗口内来进行比较，其中，如果所述正边沿在所述时间窗口外，则选择所述第一边沿，如果所述正边沿在所述时间窗口内，则选择所述第二边沿；(3)通过各个处理器模块传输各个第一信号以打开各个分频器；(4)通过各个处理器模块检测到所述时钟信号上出现了各个所选边沿，并且作为响应，由各个处理器模块将各个第二信号传输到各个开关，将各个分频器耦合到本地振荡器，以便将所述时钟信号提供给各个分频器以生成相应的输出。

优选地，所述第一和第二边沿可以分别是正边沿和负边沿，或者所述第一和第二边沿可以分别是负边沿和正边沿。

显然，与本发明的一个方面有关的特征也可以适用于本发明的其他方面。

结合以下描述的实施例，本发明的这些和其他方面将会显而易见、清晰易懂。

附图说明

以下参考附图公开了本发明的实施例，其中：

图1是一个实施例提供的分配器同步设备的示意图；

图2是图1的设备的操作方法流程图；

图3是初始化模块的示意图；

图4是图1的设备中的处理器模块的示意图；

图5是图1的设备中的相关电路部分的开关和分频器的示意图；

图6示出了为图1的设备的分频器配置的状态机的各种状态；

图7是图1的设备在校准模式和正常模式下操作时处理的信号的相应时序图；

图8是图1的设备中的处理器模块的变体的示意图。

具体优选实施方式

图1公开了一个实施例提供的分配器同步设备100(以下称为“设备”)的示意图。设备100实现为电路芯片。概括地说，设备100包括至少第一和第二电路部分102和104，用于生成用于多通道传输的各个无线信号。更具体地，第一和第二电路部分102和104分别生成第一和第二(无线)传输通道。电路部分102和104分别包括电耦合到开关110和112和分频器114和116的处理器模块106和108。开关110和112可电操作以选择性地将分频器114和116耦合到本地振荡器(localoscillator，简称lo)118。此时，lo118用作设备100的一部分，但在实施例的变体形式中不必如此。处理器模块106和108用于接收lo118生成的(差分)时钟信号和参考该时钟信号重新定时的同步信号。该时钟信号在图1中标记为“clkp,n”。

第一电路部分102还包括第一初始化模块120，用于接收时钟信号以及未处理的同步信号(即图1中标记的“sync”)，进行处理以生成重新定时的同步信号(称为“syncre-timed”，避免与“sync”混淆)。第一初始化模块120用于将“syncre-timed”信号传输到相应的处理器模块106和108。类似地，第二电路部分104还包括与第一初始化模块120配置相同的第二初始化模块122，且仅在所述第一电路部分102(例如由于电路故障)没有通电的情况下，具体可用于替换第一初始化模块120。应当理解，第二初始化模块122用于接收另一个未处理的同步信号(即图1中标记的“sync.2”)。对于需要分频器114和116同步的mimo应用，第二初始化模块122可以绕过并且不在操作时使用。第一和第二初始化模块120和122都是通过串联配置的多个触发器实现的——参见图3。

参见图2，描绘了操作设备100的方法200，设备100用于可操作地执行以下步骤：步骤202中，将各个分频器114和116配置为共同初始状态，且分频器114和116在该步骤中为关闭状态；步骤204中，配置每个处理器模块106和108将所接收的同步信号与时钟信号进行比较，以选择该时钟信号的时钟周期的第一边沿或第二边沿，所选边沿用于在该时钟信号要提供给相关联的分频器114和116时用作时间指示符，通过确定该同步信号的正边沿是否在该第一边沿的预定义时间窗口内来进行比较，其中，如果该正边沿在该时间窗口外，则选择第一边沿，如果该正边沿在该时间窗口内，则选择第二边沿；步骤206中，通过各个处理器模块106和108传输各个第一信号以打开各个分频器114和116；步骤208中，通过各个处理器模块106和108检测到该时钟信号上出现了各个所选边沿，并且作为响应，由各个处理器模块106和108将各个第二信号传输到各个开关110和112，以将各个分频器114和116耦合到lo118，以便将该时钟信号提供给各个分频器114和116以生成相应的输出。这样，设备100有利地用于使两个分频器114和116的输出相位同步。

(该时钟信号的时钟周期的)第一和第二边沿可以分别是正边沿和负边沿，或者第一和第二边沿可以分别是负边沿和正边沿。所述共同初始状态可以选自分配器状态组，包括：“00”、“10”、“11”和“01”。而处理器模块106和108分别包括边沿检测器模块400和402和边沿选择器模块404和406。边沿检测器模块400和402用于将该同步信号与该时钟信号进行比较，以选择该时钟信号的时钟周期的第一边沿或第二边沿；而边沿选择器模块404和406用于使用与所选边沿相关联的信息分别生成并传输第一和第二信号到相关联的分频器114和116和开关110和112。

此外，应当理解，在这种情况下，设备100上两个分频器114和116相距较远。应当理解，虽然同一lo118生成的时钟信号保证了相同的绝对相位差，但是这仍然不能确保分频器114和116之间的相位关系的维持。这是由于分频器114和116引入的模糊相位关系。因此，为了解决该问题，使用外部触发信号(即，以未处理的同步信号的形式)来同步分频器114和116的相位，使得分频器114和116能够保持相同的相对相位。以下将描述通过设备100的校准模式和正常模式完成同步。

在校准模式中，通过设置指令寄存器(commandregister，简称cr)中的位来提供“sync”信号，并且将“sync”信号传输到第一初始化模块120。“sync”信号是根据时钟信号随机生成的，即“sync”信号的正边沿与时钟信号不同步且不对齐。然后，第一初始化模块120对“sync”信号进行采样，并相对于时钟信号的时钟边沿重新对“sync”信号计时，以生成“syncre-timed”信号。将“syncre-timed”信号分别提供给第一和第二电路部分102和104的处理器模块106和108。虽然发送到第一电路部分102的处理器模块106的“syncre-timed”信号已经相对于所述处理器模块106接收的时钟信号进行了重新定时，但是鉴于在设备100上第一和第二电路部分102和104之间的物理电路距离，以及时钟偏斜，“syncre-timed”信号的正边沿可能仍然偏移于第二电路部分102和104的处理器模块108接收的时钟信号的时钟边沿。

如图4所示，边沿检测器模块400和402接收“syncre-timed”信号。如果边沿检测器模块400和402未检测到上升沿，意味着尚未接收到“syncre-timed”信号，则将边沿检测器模块400和402配置为在保持状态下(例如“00”)等待并将相关联的分频器114和116保持在初始状态(参考步骤202)。应当理解，只要存在用于将分频器保持在其共同初始状态的初始化模块，此概念就适用于(设备100中配置的)任意数量的分频器。一旦接收到“syncre-timed”信号，边沿检测器模块400和402在时间窗口检测器(未示出)的帮助下建立(相对于时钟信号的)“syncre-timed”信号的位置，以确定“syncre-timed”信号的正边沿更接近该时钟信号的时钟周期的第一边沿还是第二边沿。由此，进行比较以确定“syncre-timed”信号的正边沿是否在第一边沿的预定义时间窗口内，其中，如果正边沿在时间窗口外，则选择第一边沿(即，如时间窗口所定义的，确定正边沿距第一边沿的余量充足)，或者如果正边沿在时间窗口内，则选择第二边沿(即，如时间窗口所定义的，确定正边沿距第一边沿的余量不足)。

基于该比较的结果，边沿检测器模块400和402推荐选择具有较多余量的第一/第二边沿以初始化分频器114和116。换言之，当要将时钟信号提供给相应的分频器114和116时，所选边沿充当时间指示符。作为示例，对于具有200ps周期的5ghz信号，该窗口检测器使用围绕第一边沿定义的25ps的时间窗口(即，在第一边沿的每一侧上有12.5ps的时间窗口)。如果“syncre-timed”信号的正边沿落在该25ps的时间窗口外，则边沿检测器模块400和402选择第一边沿以触发分频器114和116；否则边沿检测器模块400和402选择第二边沿。在该实施例中，与所选边沿相关联的信息作为“edge_detect”信号输出，并作为单独的“edge_select”信号提供给边沿选择器模块404和406(以下在正常模式中详细描述)。

在正常模式中(参见图5)，将与所选边沿相关联的信息提供给边沿选择器模块404和406，边沿选择器模块404和406用于首先通过传输第一信号(即图4中标记的“div_enable”)将分频器114和116从其初始状态打开，并且接着(即，在检测到时钟信号上出现所选边沿时)通过传输第二信号(即图4中标记的“switch_enable”)将时钟信号提供给所述分频器114和116。更具体地，将第二信号传输到相关联电路部分102和104的开关110和112，使得开关110和112能够将分频器114和116耦合到lo118，以便将时钟信号提供给所述分频器114和116。应当理解，通常分频器通过时钟信号的上升沿开始操作。在连续时钟信号的情况下，分频器可以在任意随机相位开始。

因此，边沿检测器模块400和402获得的比较结果在正常模式用于进行边沿选择，并且边沿选择器模块404和406用于随后通过第一信号(即图4中标记的“div_enable”)打开分频器114和116。由于边沿检测器模块400和402已经建立了“syncre-timed”信号相对于时钟信号的时钟周期的第一边沿或第二边沿的位置，因此“syncre-timed”信号相对于该所选时钟边沿一直有充足的余量，从而避免了分频器114和116启动时的模糊性。这样，分频器114和116由具有良好余量的时钟边沿触发，因此能够保持彼此相同的相对相位。

重申一下，分频器114和116与第一和第二初始化模块120和122排列在一起。可以理解的是，配置开关23和27，使得在开关23和27激活前一直不将时钟信号提供给分频器114和116。因此，分频器114和116的第一和第二初始化模块120和122首先将分频器114和116保持在共同初始状态(例如“00”)——参见图6中该情况下设计的状态机6。一旦边沿选择器模块404和406选择了合适的时钟信号边沿，就将与(每个电路部分102和104的)所选边沿有关的信息存储在外部寄存器(未示出)中。然后，边沿选择器模块404和406使用该信息，在传输第一信号使分频器114和116退出初始状态后，生成第二信号用于关闭相关联的开关110和112，以将时钟信号提供给相关联的分频器114和116。由于“syncre-timed”信号相对于分频器114和116中的时钟信号的所选边沿具有充足的余量，并且将分频器114和116配置为以相同的初始状态开始，因此分频器114和116能够相对于彼此保持固定的相对相位。如果需要，根据应用，可以在设备100中确定该固定的相对相位并从设备100校准相位。

图7示出了在校准和正常模式中(由设备100处理的)各个信号的第一和第二时序图700和750。此时，尽管从边沿检测器模块400和402向边沿选择器模块404和406提供与所选边沿相关联的信息是片外的，但是在实施例的变体形式中也可以将反馈实现为片上(即，“edge_detect”信号直接作为“edge_select”信号提供)——参见图8。此外，虽然第二时序图750示出了两个分频器114和116的输出为同相，但是不必如此。因为图7仅是示例性说明，不应解释为限制。实际上，根据电路部分102和104之间的延迟和时钟偏斜，分频器114和116可以具有(与图7中所示的相位)不同的相位。本发明所提出的设备100确保了即使分频器114和116具有不同的相位，分频器114和116仍能够保持彼此之间的固定相位关系。

总而言之，本发明所提出的设备100按设计通过基于触发的同步概念来实现多个分频器114和116的同步，该同步概念利用边沿检测器400和402和边沿选择器模块404和406(统称为处理器模块106和108)同步分频器114和116的输出相位。具体地，边沿检测器模块400和402建立了“sync”信号相对于时钟边沿的位置。边沿选择器模块404和406用于在分频器114和116之间产生相同的固定输出相位关系，而不考虑可能的工艺、电压和热(process,voltageandthermal，简称pvt)变化。特别地，本发明所公开的概念利用“sync”信号的相对定时来使分频器同步，从而减轻pvt变化的影响。

因此，设备100提供一种使用低速触发器实现更快的分配器同步的解决方案，以在处理器模块106和108和与相关联的开关110和112耦合的分频器114和116的帮助下同步多通道收发器中的两个或多个分频器的启动。应当理解，本发明所公开的概念还适用于通过菊花链连接多个“sync”信号来同步多个分频器。

因此，设计设备100的目的在于使其具有以下优点：

1、在mimo系统中，当基于分频器启动时的相位模糊程度禁用或启用分频器时，需要针对相位同步重复进行分频器的重新校准。每次禁用和启用分频器时，相位同步都会丢失。因此，为了解决该问题，分频器通常必须保持打开，但是以牺牲功率为代价(该方法较为低效)。本发明所提出的设备100有利地通过允许在不同时间启用或禁用分频器但仍然能够维持分频器之间的相位同步来解决该问题。

2、本发明所公开的设备100使用低速触发信号来同步(高速)分频器，以避免将lo118产生的时钟信号(其为高速信号)从一个电路部分(即通道)路由到另一个电路部分(即另一个通道)来使设备100上可能相距较远的分频器的输出同步的麻烦。

3、设备100可以用于mimo应用在多个分频器之间建立固定的相位关系，并且有利地，可以以非常快的速度实现分频器之间的同步。

4、所公开的方法200基于时域比较以定位可用于触发分频器的时钟信号的最佳时钟边沿，以便每次触发分频器时分频器保持相同的相对相位，而不用考虑pvt变化。

虽然已经在附图和前面的描述中详细图示和描述了本发明，但是该图示和描述仅作说明或示例，而不构成限制；本发明不限于所公开的实施例。本领域技术人员通过实践本发明能够理解并获得公开实施例的其它变体。

例如，如果期望设备100具有多于两个传输通道(例如，在mimo应用中)，则设备100可以包括多于两个电路部分102和104，即多个电路部分。虽然所提出的设备100用作多通道收发装置(例如，mimo收发器)的一部分，但并不限于此。实际上，所提出的设备100还可以用于合适的替代应用和/或通信系统(同样需要同步分频器的输出相位)中。