的共接点作为主缓冲单元100的电源端，第一 PMOS管Pl的漏极与第二 PMOS管P2的栅极、第一 NMOS管NI的漏极以及第二 NMOS管N2的栅极共接于电阻Rl的第二端，第二 PMOS管P2的漏极与第二 NMOS管N2的漏极的共接点连接第三PMOS管P3的栅极与第三NMOS管N3的栅极的共接点，第一 NMOS管NI的源极与第二 NMOS管N2的源极以及第三NMOS管N3的源极的共接点作为主缓冲单元100的接地端，第三PMOS管P3的漏极与第三NMOS管N3的漏极的共接点作为主缓冲单元100的输出端。
[0042]进一步地,如图4所示,开关单元200包括:
[0043]第四PMOS管P4、第四NMOS管N4、第五PMOS管P5及第五NMOS管N5 ；
[0044]第四PMOS管P4的漏极与第四NMOS管N4的漏极的共接点作为开关单元200的输入端，第四PMOS管P4的源极与第四NMOS管N4的源极的共接点作为开关单元200的输出端，第四NMOS管N4的栅极为开关单元200的控制端，第五PMOS管P5的栅极与第五NMOS管N5的栅极共接于第四NMOS管N4的栅极，第五PMOS管P5的源极为开关单元200的电源端，第五PMOS管P5的漏极与第五NMOS管N5的漏极共接于第四PMOS管P4的栅极，第五NMOS管N5的源极为开关单元200的电源端。在开关单元200中，当第四NMOS管N4的栅极所接收到的开关控制信号为高电平时，第四NMOS管N4导通，且同时开关控制信号通过由第五PMOS管P5和第五NMOS管N5组成的反相器进行反相处理后输出低电平控制第四PMOS管P4也导通，所以开关单元200是在开关控制信号为高电平时导通，而在开关控制信号为低电平时关断。
[0045]进一步地,如图5所示,缓冲单元300包括:
[0046]第六PMOS管P6、第七PMOS管P7、第六NMOS管N6以及第七NMOS管N7 ；
[0047]第六PMOS管P6的栅极与第六NMOS管N6的栅极的共接点作为缓冲单元300的输入端，第六PMOS管P6的源极与第七PMOS管P7的源极的共接点作为缓冲单元300的电源端，第六PMOS管P6的漏极与第六NMOS管N6的漏极的共接点连接第七PMOS管P7的栅极与第七NMOS管N7的栅极的共接点，第六NMOS管N6的源极与第七NMOS管N7的源极的共接点作为缓冲单元300的接地端，第七PMOS管P7的漏极与第七NMOS管N7的漏极的共接点作为缓冲单元300的输出端。
[0048]进一步地，一个分频单元400可以对时钟信号进行1/2分频处理，即分频系数为1/2，分频单元400的输出时钟信号的频率为输入时钟信号的频率的1/2。如图6所示，分频单元400包括:
[0049]第八PMOS管P8、第九PMOS管P9、第八NMOS管N8、第十PMOS管P10、第九NMOS管N9、第十 NMOS 管 N10、第^^一 PMOS 管 P11、第i^一 NMOS 管 Nil、第十二 NMOS 管 N12、第十二PMOS管P12、第十三NMOS管N13、第十三PMOS管P13以及第十四NMOS管N14 ；
[0050]第八PMOS管P8的源极与第十PMOS管PlO的源极、第i^一 PMOS管Pll的源极、第十二 PMOS管P12的源极以及第十三PMOS管P13的源极的共接点作为分频单元400的电源端，第八PMOS管P8的栅极与第八NMOS管N8的栅极、第i^一 PMOS管Pll的漏极、第i^一NMOS管Nll的漏极、第十二 PMOS管P12的栅极以及第十三NMOS管N13的栅极共接，第八PMOS管P8的漏极连接第九PMOS管P9的源极，第九PMOS管P9的栅极与第十PMOS管PlO的栅极、第十NMOS管NlO的栅极以及第十一 NMOS管NI I的栅极的共接点作为分频单元400的输入端，第九PMOS管P9的漏极与第九NMOS管N9的栅极共接于第八NMOS管N8的漏极，第十PMOS管PlO的漏极与第九NMOS管N9的漏极、第i^一 PMOS管PU的栅极以及第十二NMOS管N12的栅极共接，第九NMOS管N9的源极连接第十NMOS管NlO的漏极，第H^一 NMOS管Nll的源极连接第十二 NMOS管N12的漏极，第十二 PMOS管P12的漏极与第十三NMOS管N13的漏极的共接点连接第十三PMOS管P13的栅极与第十四NMOS管N14的栅极的共接点，第八NMOS管N8的源极与第十NMOS管NlO的源极、第十二 NMOS管N12的源极、第十三NMOS管N13的源极以及第十四NMOS管N14的源极的共接点作为分频单元400的接地端，第十三PMOS管P13的漏极与第十四NMOS管N14的漏极的共接点作为分频单元400的输出端。
[0051]以下结合实例对图1所示的多路时钟缓冲器作进一步说明:
[0052]假设多路时钟缓冲器中有3个时钟分频电路，即n=3，时钟信号CLK_IN的频率为100Hz，如图7所示，且需要对负载1、负载2及负载3进行驱动，负载I所需时钟信号的频率为10Hz，负载2所需时钟信号的频率为50Hz，负载3所需时钟信号的频率为25Hz，则可以由第I个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3分别对负载1、负载2及负载3输出第I个时钟信号CLK_0UT1、第2个时钟信号CLK_0UT2及第3个时钟信号 CLK_0UT3，即 CLK_0UT1、CLK_0UT2 及 CLK_0UT3 的频率分别为 100Hz、50Hz 及 25Hz。当多路时钟缓冲器接收到时钟信号CLK_IN时，先由主缓冲单元100对CLK_IN进行缓冲处理后分三路输出至第I个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3,由于这三个时钟分频电路均需要驱动负载，所以开关控制信号EN1、EN2及EN3均为高电平，则主缓冲单元100所输出的时钟信号通过开关单元200后输出至缓冲单元300进行二次缓冲处理后输出CLK_0UT1至负载I ;在第2个时钟分频电路C2中，则是主缓冲单元100所输出的时钟信号通过开关单元200后输出至分频单元400进行1/2分频处理，以得到频率为50Hz的时钟信号，该时钟信号通过缓冲单元300进行二次缓冲处理后输出CLK_0UT2至负载2 ;在第3个时钟分频电路C3中，则是主缓冲单元100所输出的时钟信号通过开关单元200后由2个分频单元400连续进行2次的1/2分频处理(即分频系数为1/4)，以得到频率为25Hz的时钟信号，该时钟信号再通过缓冲单元300进行二次缓冲处理后输出CLK_0UT3至负载3。如果需要驱动的负载只有负载I和负载2，则可以将开关控制信号EN3变为低电平以使第3个时钟分频电路C3中的开关单元200关断，则第3个时钟分频电路C3无时钟信号输出。因此，多路时钟缓冲器可以根据实际的负载驱动数量和时钟信号频率需求，灵活地选通一个或多个时钟分频电路以达到驱动一个或多个负载的目的。
[0053]由于在本发明另一实施例提供了多路时钟缓冲器的另一实现方式(即图2所示)，则以下再结合实例对图2所示的多路时钟缓冲器作进一步说明:假设多路时钟缓冲器中有3个时钟分频电路，即n=3，时钟信号CLK_IN的频率为100Hz，如图8所示，且需要对负载1、负载2及负载3进行驱动，负载I所需时钟信号的频率为10Hz，负载2所需时钟信号的频率为50Hz，负载3所需时钟信号的频率为25Hz，则可以由第I个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3分别对负载1、负载2及负载3输出第I个时钟信号CLK_0UT1、第2个时钟信号CLK_0UT2及第3个时钟信号CLK_0UT3，即CLK_0UT1、CLK_0UT2及CLK_0UT3的频率分别为100Hz、50Hz及25Hz。当多路时钟缓冲器接收到时钟信号CLK_IN时，先由主缓冲单元100对CLK_IN进行缓冲处理后分三路输出至第I个时钟分频电路C1、第2个时钟分频电路C2及第3个时钟分频电路C3,由于这三个时钟分频电路均需要驱动负载，所以开关控制信号EN1、EN2、EN3及EN3’均为高电平，开关控制信号EN3’’为低电平，则在第I个时钟分频电路C1中，主缓冲单元100所输出的时钟信号通过开关单元200后输出至缓冲单元300进行二次缓冲处理后输出CLK_0UT1至负载I ;在第2个时钟分频电路(:2中，则是主缓冲单元100所输出的时钟信号通过开关单元200后输出至分频单元400进行1/2分频处理，以得到频率为50Hz的时钟信号，该时钟信号通过缓冲单元300进行二次缓冲处理后输出CLK_OUT2至负载2 ;在第3个时钟分频电路C3中(分频单元的数量m=2)，则是主缓冲单元100所输出的时钟信号通过开关单元201后由分频单元401进行一次1/2分频处理后，通过开关单元202后由分频单元402再进行一次1/2分频处理，以得到频率为25Hz的时钟信号，该时钟信号再通过缓冲单元300进行二次缓冲处理后输出CLK_OUT3至负载3，此时开关单元203关断。
[0054]另外，如果负载2和负载3所需时钟信号的频率均为50Hz，且需要同时驱动负载1、负载2及负载3，在上述工作原理的基础上，需要将开关控制信号EN3’变为低电平，且开关控制信号EN3’ ’变为高电平，这样就能使第3个时钟分频电路C3输出的第3个时钟信号CLK_0UT3 的频率为 50Hz。
[0055]如果只需要驱动的负载I和负载2，则可以将开关控制信号EN3变为低电平以使第3个时钟分频电路C3中的开关单元201关断，则第3个时钟分频电路C3无时钟信号输出。
[0