056]综上所述，图2所示的多路时钟缓冲器同样可以根据实际的负载驱动数量和时钟信号频率需求，灵活地选通一个或多个时钟分频电路以达到驱动一个或多个负载的目的，且能够同时输出多个频率相同的时钟信号以满足驱动多个相同负载的需求。
[0057]本发明实施例提供的多路时钟缓冲器包括主缓冲单元和η个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余η-1个时钟分频电路由其所包含的分频单元分别按照不同的分频系数对时钟信号进行分频处理，且η个时钟分频电路中的每个时钟分频电路均包含有开关单元和缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号，解决了现有的时钟缓冲器存在无法同时驱动多个负载，且无法对时钟信号进行分频处理和多路开关选通输出的问题。
[0058]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种多路时钟缓冲器，其特征在于，所述多路时钟缓冲器包括主缓冲单元以及η个时钟分频电路； 所述主缓冲单元的输入端接入时钟信号，电源端接直流电源,接地端接地,所述主缓冲单元将所述时钟信号进行缓冲处理后输出； 所述η个时钟分频电路包括第I个时钟分频电路至第η个时钟分频电路，所述第I个时钟分频电路至所述第η个时钟分频电路从所述主缓冲单元的输出端获取所述时钟信号，所述第I个时钟分频电路输出与所述时钟信号相同频率的第I个时钟信号，第2个时钟分频电路至所述第η个时钟分频电路分别按照预设的分频系数对所述时钟信号进行分频处理后输出第2个时钟信号至第η个钟信号，η为大于I的正整数； 所述η个时钟分频电路中的每个时钟分频电路均包括一个开关单元和一个缓冲单元，所述第2个时钟分频电路至所述第η个时钟分频电路中的每个时钟分频电路均包括分频单元，所述第2个时钟分频电路包含一个分频单元，第η个时钟分频电路所包含的分频单元的数量是第η-1个时钟分频电路所包含的分频单元的数量的2倍； 所述开关单元的输入端连接所述主缓冲单元的输出端，所述开关单元的控制端接入开关控制信号，所述开关单元根据所述开关控制信号控制每个时钟分频电路的通断； 所述分频单元用于对时钟信号进行分频处理； 所述缓冲单元用于对时钟信号进行缓冲处理并输出； 在所述第I个时钟分频电路中，缓冲单元的输入端连接开关单元的输出端；在所述第2个时钟分频电路至所述第η个时钟分频电路中，每个时钟分频电路所包含的一个或多个分频单元连接于开关单元的输出端与缓冲单元的输入端之间； 在所述第2个时钟分频电路中，分频单元的输入端和输出端分别连接开关单元的输出端和缓冲单元的输入端； 在所述第η个时钟分频电路中，从开关单元的输出端开始，多个分频单元依次串联连接至缓冲单元的输入端； 在所述第2个时钟分频电路至所述第η个时钟分频电路中，每一个时钟分频电路中的开关单元的电源端、缓冲单元的电源端及分频单元的电源端均连接所述直流电源，开关单元的接地端、缓冲单元的接地端及分频单元的接地端均接地。
2.如权利要求1所述的多路时钟缓冲器，其特征在于，当η不小于3时，在所述第3个时钟分频电路至所述第η个时钟分频电路中，对于包含有多个分频单元的时钟分频电路，当多个分频单元的数量为m，且m为大于I的正整数时，每相邻两个分频单元之间还串接有一个开关单元，该开关单元的输入端和输出端分别连接每相邻两个分频单元中的前一个分频单元的输出端和后一个分频单元的输入端，并且在第I个分频单元至第m-Ι个分频单元中，每个分频单元的输出端与缓冲单元的输入端之间均连接有一个开关单元，该开关单元的输入端和输出端分别连接所述每个分频单元的输出端和缓冲单元的输入端，该开关单元的电源端和接地端分别连接所述直流电源和地，该开关单元的控制端接入开关控制信号。
3.如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述主缓冲单元包括: 第一 PMOS管、第二 PMOS管、第三PMOS管、电阻R1、第一 NMOS管、第二 NMOS管以及第三NMOS 管； 所述第一 PMOS管的栅极与所述电阻Rl的第一端及所述第一 NMOS管的栅极的共接点作为所述主缓冲单元的输入端，所述第一 PMOS管的源极与所述第二 PMOS管的源极以及所述第三PMOS管的源极的共接点作为所述主缓冲单元的电源端，所述第一 PMOS管的漏极与所述第二 PMOS管的栅极、所述第一 NMOS管的漏极以及所述第二 NMOS管的栅极共接于所述电阻Rl的第二端，所述第二 PMOS管的漏极与所述第二 NMOS管的漏极的共接点连接所述第三PMOS管的栅极与所述第三NMOS管的栅极的共接点，所述第一 NMOS管的源极与所述第二NMOS管的源极以及所述第三NMOS管的源极的共接点作为所述主缓冲单元的接地端，所述第三PMOS管的漏极与所述第三NMOS管的漏极的共接点作为所述主缓冲单元的输出端。
4.如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述开关单元包括: 第四PMOS管、第四NMOS管、第五PMOS管及第五NMOS管； 所述第四PMOS管的漏极与所述第四NMOS管的漏极的共接点作为所述开关单元的输入端，所述第四PMOS管的源极与所述第四NMOS管的源极的共接点作为所述开关单元的输出端，所述第四NMOS管的栅极为所述开关单元的控制端，所述第五PMOS管的栅极与所述第五NMOS管的栅极共接于所述第四NMOS管的栅极，所述第五PMOS管的源极为所述开关单元的电源端，所述第五PMOS管的漏极与所述第五NMOS管的漏极共接于所述第四PMOS管的栅极，所述第五NMOS管的源极为所述开关单元的电源端。
5.如权利要求1或2所述的多路时钟缓冲器，其特征在于，所述缓冲单元包括: 第六PMOS管、第七PMOS管、第六NMOS管以及第七NMOS管； 所述第六PMOS管的栅极与所述第六NMOS管的栅极的共接点作为所述缓冲单元的输入端，所述第六PMOS管的源极与所述第七PMOS管的源极的共接点作为所述缓冲单元的电源端，所述第六PMOS管的漏极与所述第六NMOS管的漏极的共接点连接所述第七PMOS管的栅极与所述第七NMOS管的栅极的共接点，所述第六NMOS管的源极与所述第七NMOS管的源极的共接点作为所述缓冲单元的接地端，所述第七PMOS管的漏极与所述第七NMOS管的漏极的共接点作为所述缓冲单元的输出端。
6.如权利要求1或2所述的多路时钟缓冲器，其特征在于，一个所述分频单元对时钟信号进行1/2分频处理，一个所述分频单元的分频系数为1/2 ； 所述分频单元包括: 第八PMOS管、第九PMOS管、第八NMOS管、第十PMOS管、第九NMOS管、第十NMOS管、第i^一 PMOS管、第i^一 NMOS管、第十二 NMOS管、第十二 PMOS管、第十三NMOS管、第十三PMOS管以及第十四NMOS管； 所述第八PMOS管的源极与所述第十PMOS管的源极、所述第十一 PMOS管的源极、所述第十二 PMOS管的源极以及所述第十三PMOS管的源极的共接点作为所述分频单元的电源端，所述第八PMOS管的栅极与所述第八NMOS管的栅极、所述第十一 PMOS管的漏极、所述第十一 NMOS管的漏极、所述第十二 PMOS管的栅极以及所述第十三NMOS管的栅极共接，所述第八PMOS管的漏极连接所述第九PMOS管的源极，所述第九PMOS管的栅极与所述第十PMOS管的栅极、所述第十NMOS管的栅极以及所述第十一 NMOS管的栅极的共接点作为所述分频单元的输入端，所述第九PMOS管的漏极与所述第九NMOS管的栅极共接于所述第八NMOS管的漏极，所述第十PMOS管的漏极与所述第九NMOS管的漏极、所述第十一 PMOS管的栅极以及所述第十二 NMOS管的栅极共接，所述第九NMOS管的源极连接所述第十NMOS管的漏极，所述第十一 NMOS管的源极连接所述第十二 NMOS管的漏极，所述第十二 PMOS管的漏极与所述第十三NMOS管的漏极的共接点连接所述第十三PMOS管的栅极与所述第十四NMOS管的栅极的共接点，所述第八NMOS管的源极与所述第十NMOS管的源极、所述第十二 NMOS管的源极、所述第十三NMOS管的源极以及所述第十四NMOS管的源极的共接点作为所述分频单元的接地端，所述第十三PMOS管的漏极与所述第十四NMOS管的漏极的共接点作为所述分频单兀的输出?而。
【专利摘要】本发明属于时钟电路技术领域，提供了一种多路时钟缓冲器。本发明提供的多路时钟缓冲器包括主缓冲单元和n个时钟分频电路，且其中一个时钟分频电路只对时钟信号进行缓冲处理后输出，其余n-1个时钟分频电路由其所包含的分频单元分别按照预设的分频系数对时钟信号进行分频处理，且n个时钟分频电路中的每个时钟分频电路均包含有开关单元和缓冲单元，开关单元可根据开关控制信号控制每个时钟分频电路的通断，从而使多路时钟缓冲器能够同时驱动多个负载，且能够根据开关控制信号选通一个或多个时钟分频电路，并对时钟信号进行分频处理，以实现为一个或多个对时钟频率要求不同的负载提供时钟信号。
【IPC分类】H03K23-66
【公开号】CN104579318
【申请号】CN201310495994
【发明人】陈志坚, 胡胜发
【申请人】安凯(广州)微电子技术有限公司
【公开日】2015年4月29日
【申请日】2013年10月21日