75MHz。作为又一个举例说明，时钟信号clock的频率为100MHz，DDS信号的频率范围为8kHz?30MHz，第一频段信号si的频率范围为30MHz?3000MHz，第二频段信号s2的频率范围为8kHz?30MHz。
[0069]作为一个举例说明，在第二开关206和输出端口 207之间还可以设置放大器，则第二开关206选择的第一频段信号Si或第二频段信号s2经放大器进行信号放大后，由输出端口 207输出。
[0070]作为一个举例说明，控制单元204同时产生第一控制信号Cl、第二控制信号c2和第三控制信号c3，分别同时控制第一开关205、第二开关206和第三开关208的选择切换。通过同时控制上述三个开关，达到了上述三个开关同步动作的目的，使得信号的传输通道在同一时间同步建立，避免了由于各个开关切换时间不同，带来的输出信号不稳定，产生幅度和频率上的误差等影响。
[0071]如图4所示，作为一个举例说明，当射频信号源200按照用户的设置输出单一频率的输出信号时，控制单元204包括:
[0072]第一设置子单元401，用于接收用户设置的输出频率a;
[0073]第一控制子单元402，用于依据用户设置的输出频率a，同时产生第一控制信号Cl、第二控制信号c2和第三控制信号c3，分别控制第一开关205、第二开关206和第三开关208的选择切换。
[0074]在第一控制子单元402内部可以预先配置输出频率a与第一控制信号Cl、第二控制信号c2和第三控制信号c3的具体信号值的对应关系，当用户设置的输出频率a处于第一频段信号Si的频率范围之内时，则第一控制信号Cl控制第一开关205选择将DDS信号输入至锁相变频单元202，第二控制信号c2控制第二开关206选通锁相变频单元202，将第一频段信号Si作为射频信号源的输出信号，第三控制信号c3控制第三开关208选择将直通通路203的信号输入端209电连接至接地电阻R的非接地端，上述各个开关的选择切换状态如图2所示。当用户设置的输出频率处于第二频段信号s2的频率范围之内时，第一控制信号Cl、第二控制信号c2和第三控制信号c3，分别控制第一开关205、第二开关206和第三开关208的选择切换状态如图3所示。
[0075]在本举例说明中，作为一个示例，如图4所示，第一控制子单元402包括:第一数据处理模块4021和开关控制模块4022，开关控制模块4022具有三个寄存器Buffer_l、Buffer_2 和 Buffer_3。
[0076]第一数据处理模块4021用于依据用户设置的输出频率a分别向开关控制模块4022的三个寄存器Buffer_l、Buffer_2和Buffer_3发送相对应的配置信息b，并在所述三个寄存器Buffer_l、Buffer_2和Buffer_3完成配置后，同时向所述三个寄存器Buffer_l、Buffer_2 和 Buffer_3 发送触发信号 trigger ；
[0077]开关控制模块4022用于依据所述配置信息b分别对三个寄存器BufferJ、Buffer_2和BufTer_3进行配置，并在接收到触发信号trigger后，使所述三个寄存器Buffer_l、Buffer_2和Buffer_3同时发送与各自的配置信息b相对应的第一控制信号cl、第二控制信号c2和第三控制信号c3。
[0078]作为一个实例，第一数据处理模块4021可以由DSP构成，开关控制模块4022可以由FPGA构成。例如，用户通过按键设置输出频率，当用户设置完毕后，DSP会接受到一个中断信号，然后FPGA将按顺序配置与三个寄存器，比如按图4中(I)、(2)、(3)的顺序分别将配置信息 b 依次配置给 FPGA 的 Buffer_l、Buffer_2 和 Buffer_3,当 Buffer_l、Buffer_2和Buffer_3都配置完成后，DSP将发送一个触发信号trigger通知FPGA寄存器已经配置完成，三个寄存器Buffer_l、Buffer_2和Buffer_3接收触发信号trigger后，同时产生第一控制信号Cl、第二控制信号c2和第三控制信号c3，以达到三个开关同步动作的目的。
[0079]所述配置信息b可以是标识，例如，当用户设置的输出频率处于第一频段信号Si的频率范围之内时，第一数据处理模块4021向三个寄存器Buffer_l、Buffer_2和Buffer_3发送的配置信息均为“0”，使得第一控制信号cl、第二控制信号c2和第三控制信号c3控制各个开关的切换状态如图2所示。当用户设置的输出频率处于第二频段信号s2的频率范围之内时，第一数据处理模块4021向三个寄存器Buffer_l、Buffer_2和Buffer_3发送的配置信息均为“1”，使得第一控制信号Cl、第二控制信号c2和第三控制信号c3控制各个开关的切换状态如图3所示。可以理解的是，第一数据处理模块4021向三个寄存器Buffer_UBuffer_2和Buffer_3发送的配置信息也可以不同，但不同标识的配置信息最终使得第一开关205、第二开关206和第三开关208同时达到图2或者图3所示的切换状态。
[0080]作为又一个举例说明，当射频信号源200按照用户的设置按照用户的设置进行扫频，输出某一频率范围的输出信号时，控制单元204包括:
[0081]第二设置子单元，用于接收用户设置的扫频范围和扫频点数；
[0082]第二控制子单元，用于依据所述扫频范围和所述扫频点数，获得每个扫频点的频率；并依次根据每个扫频点对应的频率，同时产生第一控制信号Cl、第二控制信号c2和第三控制信号c3，分别控制第一开关205、第二开关206和第三开关208的选择切换。
[0083]在本举例说明中，作为一个示例，第二控制子单元包括:
[0084]第二数据处理模块，用于依据所述扫频范围和所述扫频点数，获得每个扫频点的频率，并依次依据每个扫频点对应的频率分别向开关控制模块的三个寄存器发送相对应的配置信息，并在所述三个寄存器完成配置后，同时向所述三个寄存器发送触发信号；
[0085]具有三个寄存器的开关控制模块，用于依据所述配置信息分别对所述三个寄存器进行配置，并在接收到所述触发信号后，使所述三个寄存器同时发送与各自的配置信息相对应的第一控制信号Cl、第二控制信号c2和第三控制信号c3。
[0086]例如，第一频段信号Si的频率范围为23.4375MHz?6GHz (包括23.4375MHz)，第二频段信号s2的频率范围为9kHz?23.4375MHz。当射频信号源200进行扫频时，两个通道切换的频率点为23.4375MHz,当扫频点的频率在9kHz?23.4375MHz范围内时，各个开关的开启位置如图3所示；当扫频点的频率在23.4375MHz?6GHz范围内时，各个开关的开启位置如图2所示。不论频率由低变高，或是由高变低，开关控制模块可以控制各个开关同时切换，以避免不能同时切换带来的输出信号错误。
[0087]扫频输出的具体实现方式可参见前一举例说明描述的单一频率的输出方式，相关之处可相互参见，此处不再赘述。所不同的是，单一频率的输出仅需要对三个寄存器进行一次配置，而扫频方式需要获取每个扫频点对应的频率，每到一个扫频点都要对三个寄存器进行一次配置，每个扫频点都要触发产生第一控制信号Cl、第二控制信号c2和第三控制信号c30
[0088]可以理解的是，针对上述单一频率输出和扫频输出的两个举例说明，第一设置子单元401和第二设置子单元可以集成在一个设置单元中，第一控制子单元402和第二控制子单元可以集成在一个控制子单元中，第一数据处理模块4021和第二数据处理模块可以集成在一个数据处理模块，如DSP中。
[0089]如图5所示，为本发明一种低杂散的射频信号源500实施例二的结构示意图，射频信号源500包括:DDS信源单元201、锁相变频单元202、直通通路203、控制单元204、第一开关205、第二开关206和输出端口 207，直通通路203包括:接地电阻R和第三开关208。射频信号源500的各个组成单元可参见上述实施例一，此处不再赘述。
[0090]与实施例一不同的是，在实施例二中，所述控制单元204还用于产生第四控制信号c4 ;锁相变频单元202包括:压控振荡器3031、向压控振荡器3031供电的电源PowerSupply和设置在压控振荡器3031和电源Power Supply之间的第四开关211。
[0091]当射频信号源500需要输出第一频段信号si时,如图5所不，第一开关205依据第一控制信号Cl选择将DDS信号输入至锁相变频单元202，第二开关206依据第二控制信号c2将第一频段信号si输入至输出端口 207,第三开关208依据第三控制信号c3将直通通路203的信号输入端209电连接至接地电阻R的非接地端，第四开关211依据第四控制信号c4进行闭合,使电源Power Supply向压控振荡器3031的供电导通。
[0092]当射频信号源500需要输出第二频段信号s2时，如图6所示，第一开关205依据第一控制信号Cl将DDS信号输入至直通通路203，第三开关208依据第三控制信号c3将直通通路203的信号输入端209与其信号输出端210之间的电路导通，使直通通路203依据DDS信号产生第二频段信号s2，第二开