借助于mosfet执行信号驱动的装置和集成电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及集成电路(Integrated Circuits，IC)的性能控制，例如，半导体芯片的多个输入/输出(I/O)端的I/O信号控制以及这些I/O端和一些其内部端的谐振控制，更特别地，涉及借助于MOSFET执行信号驱动的装置和集成电路。
【【背景技术】】
[0002]根据现有技术，现有的用于控制存储器的存储器控制电路可包括一组端子，例如，一些存储器输入/输出(I/o)端，其中存储器I/O端可用于在现有的存储器控制电路和以上提及的存储器之间发送或接收存储器I/o信号。更具体地，现有的存储器控制电路可包括驱动单元，用于通过一个存储器I/o端输出输出信号。然而，由于驱动单元的现有设计所导致的问题可在一些情况中出现。例如，根据现有技术实施的驱动单元的操作可以受到驱动单元中的某些部件的特性所牵制。因此，要求一种全新的架构用于改进IC的性能。
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【发明内容】
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[0003]有鉴于此，本发明特提供以下技术方案:
[0004]本发明提供一种借助于MOSFET执行信号驱动的装置。装置包含PM0SFET，耦合于预定电压电平和一端子之间，用于选择性地驱动信号，其中信号通过端子；NM0SFET，耦合于预定电压电平和端子之间，用于选择性地驱动信号；以及另一 NM0SFET，耦合于另一预定电压电平和端子之间，用于选择性地驱动信号；其中PM0SFET、NM0SFET以及另一 NM0SFET不同时驱动信号。
[0005]本发明还提供一种集成电路，包含两个导线，用于分别导通预定电压电平和另一预定电压电平；功能模块，耦合于两个导线，用于执行集成电路的多个功能，其中两个导线中的至少一个导线为功能模块提供电力；以及至少一个阻抗部件，耦合于两个导线之间，其中至少一个阻抗的至少一个部分用于为集成电路执行谐振抑制。
[0006]本发明通过以上方案，可以有效地进行谐振抑制。
【【附图说明】】
[0007]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置的示意图。
[0008]图2是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0009]图3是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0010]图4是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0011]图5是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0012]图6是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0013]图7是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0014]图8是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0015]图9是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0016]图10是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0017]图11是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0018]图12是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0019]图13是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0020]图14是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图。
[0021]图15是根据本发明的另一实施例借助于MOSFET执行信号驱动的装置的示意图，其中此装置包含集成电路(1C)。
[0022]图16是根据本发明的实施例的能够执行谐振抑制的装置的示意图，其中此装置包含1C。
[0023]图17图示了根据本发明的实施例的系统的频域阻抗的曲线。
【【具体实施方式】】
[0024]遍及整篇描述和下文的权利要求的某些术语用于指代特定部件。如本领域的技术人员意识到的，制造商可用不同的名称指代部件。此文档不打算区别名称相同但功能不同的部件。在下文的描述和权利要求中，术语“包括”和“包含”用于开放样式，且因此应该解释为意思是“包含，但不限于”。而且，术语“耦合”意于表示间接或直接电连接。因此，如果一个装置耦合到另一装置，那个连接可以通过直接电连接，或通过经由其它装置和连接的间接电连接。
[0025]图1是根据本发明的实施例的借助于金属氧化物半导体场效应晶体管(MOSFET)执行信号驱动的装置100的示意图。例如，端子!?可以是一组存储器输入/输出(I/O)端中的一个，其中装置100可以位于具有此组存储器I/O端的存储器控制电路中。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，端子Tra可以是一个另一类型I/o端，其中装置100可位于一个另一类型的电路中。
[0026]如图1 所示，装置 100 包含 P 型 MOSFET (PMOSFET) PPU (PMOS pull up)，耦合于预定电压电平A和端子(例如，端子Tiq)之间，以及还包括N型MOSFET(NMOSFET)NPU(NM0S pullup)，耦合于预定电压电平A和端子(例如，端子Tiq)之间。PMOSFET PTO用于选择性地驱动信号，其中前述信号通过端子(例如，端子Tm)。此外，NMOSFET NPU用于选择性地驱动前述信号。此外，装置100还包括另一 NMOSFET NPD(NMOS pull down)，耦合于另一预定电压电平B和端子(例如，端子Tiq)之间，其中另一 NMOSFET NB)用于选择性地驱动以上提及的信号。请注意，PMOSFET PPU,NMOSFET NPU以及另一 NMOSFET NPD不同时驱动信号。例如，在端子(例如，端子Tm)是以上提及的此组存储器1/0端中的一个的情况中，通过端子(例如，端子1?)的信号可以是一组存储器1/0信号中的一个。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0027]根据本实施例，PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD中的任何M0SFET，例如，每个PMOSFET PPU、NMOSFET NPU以及另一 NMOSFET NPD可选择性地驱动信号，以具有多个逻辑状态中的一个。例如，PMOSFET PPU和NMOSFET NPU用于选择性地驱动信号，以对应于多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，以及另一NMOSFET M3D用于选择性地驱动信号，以对应于多个逻辑状态的另一逻辑状态，其中多个逻辑状态中的任何两个逻辑状态不同时存在。
[0028]在实践中，PMOSFET PI3U用于选择性地驱动信号，以具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平，且NMOSFET NPU用于选择性地驱动前述信号，以具有与预定电压电平A关联的另一电压电平，例如，略低于预定电压电平A的另一电压电平，其中另一NMOSFET NB)用于选择性地驱动前述信号，以具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平。更具体地，与预定电压电平A关联的电压电平中的任何两个电压电平、与预定电压电平A关联的其它的电压电平以及与另一预定电压电平B关联的电压电平不同于彼此。此仅仅是用于说明性的目的，且并非作为本发明的限制。
[0029]为了更好地理解，接地电压电平GND可以作为另一预定电压电平B的示例，且高于接地电压电平GND的预定电压电平VDD作为预定电压电平A的示例。基于显示于图1中的架构，PMOSFET PI3U的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以及另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD，其中这些栅极控制信号IN_PPU、IN_NPU以及 IN_NPD 不同时导通 PMOSFET PPU、NMOSFET NPU 以及另一 NMOSFET NPD。例如，PMOSFETPPU的栅极控制信号IN_PPU可选择性地导通PMOSFET PPU,以驱动信号具有与预定电压电平A关联的电压电平，例如，略低于预定电压电平A的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的电压电平。在另一示例中，NMOSFET NPU的栅极控制信号IN_NPU可选择性地导通NMOSFET NPU,以驱动信号具有与预定电压电平A关联的其它的电压电平，例如，略低于预定电压电平A的其它的电压电平(例如，略低于预定电压电平VDD的电压电平)，且更具体地将信号拉高到与预定电压电平A关联的其它的电压电平。在另一示例中，另一 NMOSFET NPD的栅极控制信号IN_NPD可选择性地导通另一 NMOSFET NPD,以驱动信号具有与另一预定电压电平B关联的电压电平，例如，略高于另一预定电压电平B的电压电平(例如，略高于接地电压电平GND的电压电平)，且更具体地将信号拉低到与另一预定电压电平B关联的电压电平。
[0030]由于显示于图1中的架构可应用于各种类型的应用，PMOSFET PPU和NMOSFET NPU可选择性地驱动信号以对应于前述多个逻辑状态的至少一个逻辑状态(例如，一个或多个逻辑状态)，其中与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平一般不同于彼此。例如，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平表示多个逻辑状态中相同的逻辑状态的情况中，PMOSFET PPU和NMOSFETNPU可用于选择性地驱动信号以对应于多个逻辑状态中的单个逻辑状态，例如，前述相同的逻辑状态。此仅仅是用于说明性的目的，且并非作为本发明的限制。在一些示例中，在与预定电压电平A关联的电压电平和与预定电压电平A关联的其它的电压电平分别表示多个逻辑状态中的不同逻辑状态的情况中，PMOSFET PPU和NMOSFET NPU可用于选择性地驱动信号，以对应于多个逻辑状态中的两个逻辑状态。S卩，PMOSFET PTO可选择性地驱动信号，以对应于以上提及的两个逻辑状态中的一个逻辑状态，且NMOSFET NPU可选择性地驱动信号以对应于以上提及的两个逻辑状态中的另一逻辑状态。
[0031]根据一些本发明的实施例，装置100还可包含至少一个切换单元(例如，一个或多个切换单元，例如一个或多个M0SFET)，耦合于预定电压电平A和端子(例如，端子Tm)之间，其中前述至少一个切换单元可用于选择性地使能驱动路径，驱动路径通过PMOSFET PPU和NMOSFET NPU中的M0SFET。例如，这些实施例的一个的装置100可包括切换单元(未示出于图1)，耦合