办法的一个方面是N型金属氧 化物半导体（NM0巧晶体管）是W1.8V来供电的并且其栅极连接至输入节点IN。第二晶 体管M2114(其在所公开办法的一个方面是NM0S晶体管）被用于提供电压限制特征的目 的。晶体管M2 114的栅极被绑定至1.8V，并且其漏极和源极分别连接至输入IN和晶体管 Ml112的源极。对于小于1.8V的输入电压电平，晶体管M2 114导通并且晶体管M2 114的 源极跟随输入信号，直至M2源极达到约1. 8V-Vtn2,其中Vtn2是晶体管M2 114的阔值电 压。对于大于1.8V的输入电压电平，晶体管Ml112开始导通并且将把晶体管M2 114的源 极增强至1.8V。在没有晶体管Ml112在场的情况下，对于某些工艺角和工作条件，晶体管 M2 114的最大源极电压可能没有大到足够触发电压检测电路140的后续比较器中的低向 高转变。然而，将晶体管Ml112添加到电压限制电路110中将电压限制电路110的输出电 压增强至电源轨并且解决了该个问题。晶体管Ml112和晶体管M2 114的最大Vgs和Vgd 是1.8V，并且因此应当不存在栅极氧化物过压应力。此外，在电压限制电路110之后，所有 电压电平均在0-1. 8V的范围W内，所W在单端比较器电路100中应当不会经历高电压栅极 氧化物可靠性问题。
[0027] 对于单端电压检测电路140,如果输入节点IN处的输入低于0.8V，则单端电压检 测电路140在节点B处的输出为0,并且如果输入节点IN处的输入大于2V，则单端电压检 测电路140在节点B处的输出为1. 8V。在如图1中所示的单端电压检测电路140中，晶体 管M3 142和晶体管M4 144形成具有反转输出极性的检测器子电路。在所公开办法的一个 方面，晶体管M3 142和晶体管M4 144的大小被设计成使得切换阔值电压满足指定的要求， 诸如满足W上所引用的USB标准的要求。晶体管M7 150和晶体管M8 152使该检测器子电 路的输出极性反转，而晶体管M5 146和晶体管M6 148 (其中晶体管M6 148被配置为二极 管）形成迟滞子电路W提供迟滞，从而降低该比较器电路的噪声灵敏度。在所公开办法的 一个方面，晶体管M3 142和M7 150是P型金属氧化物半导体（PMO巧晶体管，而晶体管M4 144、M5 146、M6 148 和M8 152 是NMOS晶体管。
[0028] 在图1中，对于输入节点IN处为0V的低输入信号，晶体管M3 142和晶体管M4 144 的栅极处的电压也在0V，而晶体管M7 150和晶体管M8 152的栅极处的电压在1.8V。包括 晶体管M5 146和晶体管M6 148的迟滞子电路的操作可被如下描述。晶体管M5 146的栅 极处的电压在0V(即，晶体管M5 146截止）。在输入节点IN处的低向高转变开始时，因为 晶体管M5 146最初是截止的，所W晶体管M4 144的源极在高于接地的Vgs6处开始。该导 致检测器子电路的晶体管M3 142和晶体管M4 144具有与在晶体管M4 144的源极在0V时 的情形相比更大的阔值电压。在晶体管M3 142和晶体管M4 144的栅极电压达到其阔值电 压时，晶体管M7 150和晶体管M8 152的栅极翻转到0V，该将使晶体管M5 146导通。一旦 晶体管M5 146导通，晶体管M4 144的源极电压就被拉到0V。在高向低转变开始时，由于晶 体管M4 144的源极电压在0V，因此晶体管M3 142和晶体管M4 144检测器电路的切换阔值 不受晶体管M6的影响。作为结果，该阔值电压与低向高转变情形相比更小。因此，迟滞被 引入到单端电压检测电路140。通常，在此过程中，迟滞为约200mV。
[0029] 在使用输出缓冲电路160的情况下通过缓冲来自单端电压检测电路140的输出来 获得输出节点OUT处的信号。在所公开办法的一个方面，输出缓冲电路160包括两个串联 的反相器162和164。在其他实现中，其他电路可被用于提供由该两个串联的反相器162和 164提供的功能。
[0030] 图2解说了DC仿真波形202的标绘200,该标绘200解说了图1的单端比较器电 路100的输入-输出特性，其中通过两个部分202a、b来解说单端比较器电路100的迟滞特 征。部分202a解说了节点IN处的电压变化发生在上升沿情境中时单端比较器电路100的 行为，而部分20化解说了节点IN处的电压变化发生在下降沿情境中时单端比较器电路100 的行为。
[003U 图3解说了图1中示出的单端比较器电路110的IN、OUT和Vgs6(即，晶体管M6 148的栅极到源极电压）各自的瞬时仿真波形310、330和350的标绘300。此外，下表解说 了在两种条件下图1中的节点A处的电压，其中表1描述了节点IN处的电压变化处在上升 沿情境中时节点A处的电压，并且表2描述了节点IN处的电压变化处在下降沿情境中时节 点A处的电压。
[0032]
[0033] 表1-上升沿
[0034]
[00对表2-下降沿
[0036] 在上升沿情境中，对于节点IN处的落在范围1(即，从接地到[1.8v-Vthn])内的 电压，晶体管M2 114将输入节点IN禪合至节点A，节点A是电路200的输入端。在所公开 办法的一个方面，电路200的切换点被配置为落在第一范围内。在范围3中，在输入节点IN 处的电压的范围为从[1.8v-Vthn]到[1.8v]的情况下，晶体管Ml112和晶体管M2 114都 不导电，节点A处的电压未达其满程并且可被认为落在过渡性范围中。在范围3中，晶体管 Ml112和晶体管M2 114均"不在控制下"，并且听任节点A处的电压留在"浮置"状态中。 在所公开办法的一个方面，浮置状态低于1. 8v轨（即，未完全切换）。对于范围2,在输入 节点IN处的电压在1. 8v到3. 3v之间时，晶体管Ml112将节点A禪合至电源轨W消除节 点A的浮置状况。因此，晶体管Ml112导致并且维持节点A处的电压在1.8V轨处，由此移 除静态电流汲取。在计及晶体管阔值电压之后，下降沿情形W相反的方式工作。
[0037] 此外，在本文提供的示例中，示例电源电压为1. 8v，并且本文描述的晶体管的栅极 输入处的器件阔值电压为约0. 6v，低于0. 6v时该器件不导电流。此外，N型半导体器件的 器件阔值电压可被称为Vthn，并且对于P型半导体器件而言可被称为Vthp。
[003引如本文所使用的，术语低电压和高电压不应当被解读为构成限定，实际上它们是 相对项，并且可适用于半导体器件具有比预期在该半导体器件的输入端处接收到的第二电 压电平（即，"高电压"）低的第一特定最大电压电平（即，"低电压"）的任何情境，其中该 半导体器件被设计成在该第一特定最大电压电平操作而不遭受损坏。换言之，高电压可被 理解为高于半导体器件的工作范围的电压电平，其中工作范围指代该半导体器件可W在不 遭受损坏（诸如栅极氧化物损坏）的情况下被使用的电压范围，其中低电压是该操作范围 的最大电压。
[0039] 图4是解说采用处理系统414的装置400的硬件实现的示例的概念图，该处理系 统414可被实现成具有比较器电路100W在比由用于创建该比较器电路的半导体器件正 常支持的电压电平高的电压电平接收具有信息的输入信号。根据本公开内容的各个方面， 该比较器电路、或者该比较器电路的任何组合可被实现为包括一个或多个处理器404的处 理系统414的一部分。处理器404的各示例包括：微处理器、微控制器、数字信号处理器 值SP)、现场可编程口阵列（FPGA)、可编程逻辑器件（PLD)、状态机、n控逻辑、分立的硬件 电路、W及其他配置成执行本公开中通篇描述的各种功能的合适硬件。
[0040] 在该一示例中，处理系统414可被实现成具有由总线402 -般化地表示的总线架 构。取决于处理系统414的具体应用和整体设计约束，总线402可包括任何数目的互连总线 和桥接器。总线402将包括一个或多个处理器（一般地由处理器404表示）、存储器405、 和计算机可读介质（一般地由计算机可读介质406表示）的各种电路链接在一起。总线 402还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，该些电路在本 领域中是众所周知的，且因此将不再进一步描述。总线接口 408提供总线402与收发机410 之间的接口。收发机410提供用于通过传输介质与各种其它装置通信的手段。
[0041] 取决于该装