使用穿玻璃通孔技术的共用器设计的制作方法
【专利说明】使用穿玻璃通孔技术的共用器设计
[0001]相关申请的交叉引用
[0002]本申请根据35U.S.C.§ 119(e)要求于2013年I月11日提交的题为“DIPLEXERDESIGN USING THROUGH GLASS VIA TECHNOLOGY (使用穿玻璃通孔技术的共用器设计)”的美国临时专利申请N0.61/751，539的权益，该临时专利申请的公开通过援引被明确地整体纳入于此。
技术领域
[0003]本公开一般涉及集成电路(1C)。更具体地，本公开涉及使用穿玻璃通孔或穿基板通孔技术的共用器设计。
[0004]背景
[0005]对于无线通信而言，共用器能够帮助处理载波聚集系统中所携载的信号。在载波聚集系统中，信号既采用高频带频率也采用低频带频率来传达。在芯片组中，共用器一般被插入在天线与调谐器(或RF开关)之间以确保高性能。通常，共用器设计包括电感器和电容器。共用器能够通过使用具有高品质因素(或称Q)的电感器和电容器来获得高性能。高性能共用器还可通过减少各组件间的电磁耦合来获得，这可通过对各组件的几何和方向的布置来达成。可通过测量特定频率下的插入损耗和抑制(例如，以分贝(dB)来表达的量)来量化共用器性能。
[0006]共用器制造工艺可与标准半导体工艺(诸如用于制造压控电容器(变抗器)、开关阵列电容器、或其他类似电容器的工艺)兼容。在单个基板上制造共用器设计的各组件会是有益的。单个基板上的制造还可以使得能够实现通过各种各样的不同参数来调谐的可调谐共用器。
[0007]以高效率和成本效能的方式制造高性能共用器是成问题的。提高共用器中的电感器和电容器的Q也是问题。降低共用器中的各个组件之间的电磁耦合而同时又减少该共用器的大小并且最经济地使用资源将是有益的。
[0008]概述
[0009]在本公开的一个方面，一种共用器包括具有一组穿基板通孔的基板。该共用器还包括在所述基板的第一表面上的第一组迹线。这些第一迹线被耦合到所述穿基板通孔。该共用器还包括在所述基板的与第一表面对向的第二表面上的第二组迹线。这些第二迹线被耦合到所述穿基板通孔的对向端。这些穿基板通孔和这些迹线作为3D电感器工作。该共用器还包括由所述基板支持的电容器。
[0010]本公开的另一方面涉及共用器，该共用器包括第一端口、第二端口以及第三端口。该共用器还包括位于第一端口、第二端口以及第三端口中的两者之间的低通滤波器。该共用器还包括位于第一端口、第二端口以及第三端口中的另两者之间的第二通过滤波器。第二通过滤波器是带通滤波器或高通滤波器。
[0011]根据本公开的另一个方面，描述了一种用于制作共用器的方法。该方法包括在基板中形成一组穿基板通孔。在所述基板的第一表面上沉积第一组迹线。在所述基板的第二表面上沉积第二组迹线。这些第一迹线被耦合到所述穿基板通孔的第一侧。这些第二迹线被耦合到该组穿基板通孔的第二侧以形成蛇形3D电感器。在该基板上形成电容器。
[0012]本公开的另一方面涉及一种共用器，该共用器包括具有一组穿基板通孔的基板。该共用器还包括在所述基板的第一表面上的第一组迹线。该共用器进一步包括用于耦合该基板的第一表面上的这些穿基板通孔的第一装置。该共用器还包括用于耦合这些穿基板通孔在该基板的与第一表面对向的第二表面上的对向端的第二装置。这些第一迹线和用于耦合的第一装置以及用于耦合的第二装置也作为3D电感器来工作。该共用器还包括由所述基板支持的用于存储电荷的装置。
[0013]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0014]附图简述
[0015]为了更全面地理解本公开，现在结合附图参阅以下描述。
[0016]图1是根据本公开的一方面的采用共用器的芯片组的示意图。
[0017]图2A是根据本公开的一方面的共用器设计的示意图。
[0018]图2B是根据本公开的一方面的共用器设计的布局的顶视图。
[0019]图2C是根据本公开的一方面的共用器设计的布局的3D视图。
[0020]图3是解说根据本公开的一方面的共用器设计的性能的图表。
[0021]图4A是根据本公开的一方面的共用器设计的示意图。
[0022]图4B是根据本公开的一方面的共用器设计的布局的顶视图。
[0023]图4C是根据本公开的一方面的共用器设计的布局的3D视图。
[0024]图4D是根据本公开的一方面的共用器设计的布局的顶视图。
[0025]图4E是根据本公开的一方面的共用器设计的布局的3D视图。
[0026]图5是解说根据本公开的一方面的共用器设计的性能的图表。
[0027]图6是解说根据本公开的一方面的作出共用器设计的方法的工艺流程图。
[0028]图7是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
[0029]图8是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
[0030]详细描述
[0031]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免煙没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
[0032]图1是根据本公开的一方面的采用共用器114的芯片组100的示意图。芯片组100包括功率放大器102、双工器/滤波器104、射频(RF)开关模块106、无源组合器108、接收机110、调谐器电路系统112(例如，第一调谐器电路系统112A以及第二调谐器电路系统112B)、共用器114、电容器116、电感器118、接地端子115以及天线120。功率放大器102将(诸)信号放大到特定功率水平以供发射。双工器/滤波器104根据各种不同参数(包括频率、插入损耗、抑制或其它类似参数)对输入/输出信号进行过滤。RF开关模块106可选择输入信号的特定部分以传递给芯片组100的其余部分。无源组合器108将检测到的来自第一调谐器电路系统112A和第二调谐器电路系统112B的功率组合起来。接收机110处理来自无源组合器108的信息并将该信息用于进一步操作芯片组100。调谐器电路系统112(例如，第一调谐器电路系统112A和第二调谐器电路系统112B)包括各组件，诸如调谐器、便携式数据输入终端(TOET)、以及内务模数转换器(HKADC)。调谐器电路系统112可针对天线120执行阻抗调谐(例如，电压驻波比(VSWR)优化)。
[0033]如图1中所示，共用器114位于调谐器电路系统112的调谐器组件与电容器116、电感器118及天线120之间。共用器114可被放置在天线120与调谐器电路系统112之间以为芯片组100提供高系统性能。共用器114还对高频带频率和低频带频率两者执行频域复用。在共用器114对输入信号执行其频率复用功能之后，共用器114的输出被馈送给任选的LC(电感器/电容器)网络，该LC网络包括电容器116和电感器118。该LC网络可提供针对天线120的额外的阻抗匹配组件(在需要的情况下)。随后，具有特定频率的信号由天线120发射或接收。
[0034]图2A是根据本公开的一方面的共用器设计200的示意图。共用器设计200包括第一输入端口 204、第二输入端口 222、高通滤波器匹配块202、低通滤波器匹配块220、接地端子216、以及天线端口 218。高通滤波器匹配块202包括第一电容器210 (C11)、第二电容器212 (C12)、第一电感器206 (L11)、以及第三电容器214 (C13)。低通滤波器匹配块220包括第二电感器224 (L21)、第四电容器230 (C21)、第三电感器226 (L22)、以及第四电感器228 (L23)。在这一配置中，共用器设计200的拓扑结构使用高通滤波器匹配块202来对来自第二输入端口 222的频率进行陷波，并且使用低通滤波器匹配块220来对来自第一输入端口 204的频率进行陷波。在一个实现中，高通滤波器匹配块202可作为低通滤波器或带通滤波器来工作。在另一实现中，低通滤波器匹配块220可作为高通滤波器或带通滤波器来工作。在又一实现中，高通滤波器匹配块202和低通滤波器匹配块220是不同类型的滤波器。高通滤波器匹配块202和低通滤波器匹配块220也可以是相同类型的滤波器。
[0035]图2B是根据本公开的一方面的共用器设计240的布局的顶视图。共用器设计240的布局对应于来自图2A的共用器设计200的示意图。而且，各组件在半导体基板242内(或上)实现。如本文所述的，术语“半导体基板”可指代已切割晶片的基板或可指代尚未切割的晶片的基板。在一个配置中，半导体基板包括玻璃、空气、石英、蓝宝石、高电阻率硅、或其它类似半导体材料。
[0036]如可从图2B中所见，第一输入焊盘204、第二输入焊盘222、接地端子焊盘216、以及天线焊盘218可被实现为例如晶片级芯片规模封装(WLCSP)焊球。电容器(例如，第一电容器210 (C11)、第二电容器212 (C12)、第三电容器214 (C13)、以及第四电容器230 (C21))可被实现为分层结构的导电层(例如，分层的金属-绝缘体-金属结构)，但不限于如图2B